專利名稱：功率高效線路驅動器的裝置和方法
技術領域：
本發(fā)明一般地涉及電路領域；更具體地說，本發(fā)明涉及功率高效線路驅動器的方法和裝置。
背景技術：
圖1a示出了驅動器103，其負責在通信線路105上向接收機104驅動信息。通信線路105(為了簡化也可以稱為線路105)是將驅動器103發(fā)送的信息傳播到接收機104的導電帶(conductive strip)。根據實現(xiàn)，通信線路105可以對應于存在于一對半導體芯片之間的導線(例如，電路101對應于第一半導體芯片，并且電路102對應于第二半導體芯片)，或者對應于同一半導體芯片的不同區(qū)域之間的導線(例如，電路101對應于第一區(qū)域，并且電路102對應于第二區(qū)域，其中區(qū)域101和102在同一半導體芯片上)。
隨著半導體制造技術持續(xù)進步，半導體芯片的操作速度持續(xù)增加。同樣地，隨著電路101、電路102和線路105利用更復雜的半導體制造技術來實現(xiàn)，驅動器103向接收機104發(fā)送信息所涉及的頻率持續(xù)升高。但是隨著發(fā)送信號頻率的增加，產生了新的問題。
具體地說，隨著信號頻率增加，發(fā)生以下情況的可能性也增加，即，驅動器103在線路105上驅動的信號波形形狀的缺陷(imperfection)(例如，由波形在接收機104和驅動器103之間的來回“反射”所引起的)將干擾數據在接收機104上的可靠接收。圖1b示出了示例性理想信號波形112(即，沒有缺陷)，其示出了在時間T1和T2之間的從邏輯低到邏輯高的轉變。
因此，在設計電路101、電路102和線路105方面的一部分設計挑戰(zhàn)是降低上述的可能性。一種技術是以終端負載106來“終止(terminate)”線路105。終端負載106一般被設計成具有近似于線路105的特性阻抗的電阻R。因為R接近線路105的特性阻抗，所以接收機104和驅動器103之間的反射強度降低，這又相應減少了對信號波形112的形狀的干擾。
但是，傳統(tǒng)的電阻性終端負載技術(例如，上面所描述的)的問題是所導致的功率耗費(dissipation)。具體地說，當電流流過電阻器時，電阻器根據關系式P＝I2R＝V2/R(其中I是流過電阻器的電流，R是電阻器的電阻，V是跨過電阻器的電壓)耗費功率。
這樣，參照圖1b的示例波形112，終端負載106根據如下關系式耗費功率1)當驅動器103在線路105上驅動邏輯高時，(VOH-Vterm)2/R；2)當驅動器103在線路105上驅動邏輯低時，(Vterm-VOL)2/R。對于具有大量高速信號的應用，向每個高速線路增加終端電阻可能急劇增加功率消耗，導致可靠性降低和/或電池壽命減少(例如，對于手持式應用)。


將通過附圖中的示例來舉例說明本發(fā)明，但本發(fā)明不限于此，其中圖1a示出了電阻性終端負載技術；圖1b示出了可以被驅動到圖1a的通信線路上的示例波形；圖2a示出了第一功率節(jié)省波形；圖2b示出了第二功率節(jié)省波形；圖2c示出了第三功率節(jié)省波形；圖3示出了產生功率節(jié)省波形的方法；圖4a示出了可以由圖4b的驅動器產生的第四功率節(jié)省波形；圖4b示出了可以實現(xiàn)圖3的方法的驅動器的實施例；圖5示出了符合圖4a和4b的實施例的方法；圖6示出了對于DDR(雙倍數據速率)接口的多個時鐘周期突發(fā)(bust)讀取。
具體實施例方式
回到在背景技術中的討論，因為高功率消耗可以引起可靠性問題以及電池壽命的降低(對于那些利用電池工作的應用)，所以電阻性終端負載所消耗的功率可能是要考慮的問題。從參照圖1a和1b討論的實施例，終端負載106根據如下關系式耗費功率1)當驅動器103在線路105上驅動邏輯高時，(VOH-Vterm)2/R；2)當驅動器103在線路105上驅動邏輯低時，(Vterm-VOL)2/R。
注意，根據上面表達的關系式，當波形112的電壓跨度增加時(即，當(VOH-VOL)增加時)，終端負載106所消耗的功率增加。首先，這意味著接收高電壓信號的終端負載預期將耗費大量功率。具有相對很大電壓跨度的波形是由簡化設計的驅動器產生的。
一般地，存在于半導體芯片間的最大電壓差異是正電源電壓(例如，根據當前半導體技術的+3.3v，+2.5v或+1.8v)和參考接地(一般為0.0v)或負電源電壓之間的差異。簡化設計驅動器的適合的例子是被設計成生成只具有一對電平的驅動器，這對電平分別駐留在這兩個極端之一。(例如，正電源電壓用于邏輯高電平VOH，參考接地用于邏輯低電平VOL)。
在某種意義上，這個示例性“簡單”驅動器可以視為被設計來“縮短”到用于邏輯高電平的正電源電壓的線路105，并且被設計來“縮短”到用于邏輯低電平的參考接地的線路105。這樣，終端負載106耗費最大量的功率，因為在VOH等于電源電壓時，(VOH-Vterm)2/R最大，在VOL等于參考接地時，(Vterm-VOL)2/R最大。對于上面描述的簡化的現(xiàn)有技術的驅動器(或者對于在操作上與上述不同的其他簡化驅動器)，不論在線路105上傳輸的邏輯信息如何，在所有時間都耗費該最大功率。
但是，越復雜的驅動器將產生越復雜的波形，目標在于在可靠遞送信息的同時降低功率耗費。這樣的波形的例子可以在圖2a、2b和2c觀察到。圖2a示出了第一波形212a，它在時間T1a和T2a之間從邏輯低電平VOL轉變到邏輯高電平VOH。在一個實施例中，VOH對應于正電源電壓，VOL對應于參考接地。在這種情況下，在波形從邏輯高到邏輯低轉變中可以觀測到最大電壓差異。
與邏輯轉變相關聯(lián)的從VOL到VOH的大電壓擺動(swing)是由使用充分大的電流以克服信號線路104(以及可能的接收機104的輸入端)的電容性負載而引起的。即，為了維持高工作速度，使用充分大的電流來實現(xiàn)信號線路105上的邏輯信息的值的變化。
但是，因為信號線路105上的邏輯值可以被可靠地維持所需的電流小于在信號線路105上快速改變邏輯值所需的電流量，所以根據產生圖2a的波形212a的更復雜驅動器的設計，在轉變完成(例如在時間T3a)后的時間用較小的電流來維持邏輯高電平。同樣地，信號線路105上的電壓從最大電平VOH降低到較低的邏輯高電平VOHE(如在圖2a的實施例中所看到的，其在時間T4a到達)。將圖1a的驅動器103視為能夠產生圖2a的波形212a的復雜驅動器，邏輯高電壓電平從VOH到VOHE的降低具有在降低終端負載106中的功率耗費的同時維持邏輯高電平的效果。
即，維持邏輯高電平，因為即使波形電壓212a已經降低，降低的電平VOHE仍維持高于能被接收機104識別的高邏輯電平(例如Vterm)。因為當(VOHE-Vterm)小于(VOH-Vterm)時，(VOHE-Vterm)2/R將小于(VOH-Vterm)2/R，所以在終端負載106中的功率耗費降低(與圖1b中觀察到的現(xiàn)有技術方法相比)。
這樣，圖2a的波形212a可以視為與圖1b的波形112承載了相同的信息。但是，因為發(fā)生在時間T3a和T4a之間的電壓下降，所以與圖1b的波形112相比，圖2a的波形212a將在終端負載106中引起基本較低的功率耗費。
在實施例中，如上面暗示的，為了生成示于圖2a的更復雜的波形212a，驅動器103被設計為調制它的輸出電流Io。例如，在時間T2a和T3a之間，驅動器“推動”輸出電流Io＝(VOH-Vterm)/R通過終端負載106；并且，從時間T4a及以后，驅動器103推動降低的輸出電流Io＝(VOHE-Vterm)/R通過終端負載106同樣地，驅動器103可以視為被設計成在線路105上提供穩(wěn)定的邏輯高電壓的同時，驅動一對輸出電流的任一個第一，較大的電流(VOH-Vterm)/R(在時間T2a和時間T3a之間)和第二，較小的電流(VOHE-Vterm)/R(在時間T4a之后)。在時間T1a和時間T2a之間以及時間T3a之間和時間T4a之間的轉變期間，可以存在其他電流。
注意，關于圖2a，在時間T1a，邏輯值開始從邏輯低變化到邏輯高。一般地，與線路105(并且，有可能是接收機104和/或驅動器103)相關聯(lián)的并聯(lián)電容(shunt capacitance)(或串聯(lián)電感)有效地“阻止”線路105上的突然的電壓變化。線路105電壓的緩慢變化對應于緩慢的線路信號傳送，并且這通常認為是不希望有的。
但是，由驅動器103供給的輸出電流越高，它就越容易快速變化線路105上的電壓。在某種意義上，較強的電流能夠克服并聯(lián)電容(或串聯(lián)電感)的有害影響。為了產生諸如(或類似于)圖2a中觀察到的波形212a的波形，使用“高”驅動器輸出電流Io實現(xiàn)邏輯值的變化(使得線路105上的邏輯值可以快速變化)。
例如，驅動器103可以被設計來在時間T1a和時間T2a的第一轉變期間提供Io＝(VOH-Vterm)/R或更高的輸出電流以快速增加線路電壓，如圖2a中所觀察到的。當波形穩(wěn)定(即，當在時間T2a達到第一轉變期間的末尾的時候)之后，驅動器的輸出電流達到(或維持)Io＝(VOH-Vterm)/R的值。
“高”驅動器輸出電流Io＝(VOH-Vterm)/R接著可以維持很長的時間段(例如，直到圖2a中見到的時間T3a)。接著，驅動器103降低它的輸出電流，引起從時間T3a到時間T4a的第二轉變期間。當波形穩(wěn)定(即，當在時間T4a達到第二轉變期間的末尾的時候)之后，驅動器的輸出電流達到(或維持)Io＝(VOHE-Vterm)/R的值。
這樣，驅動器103可以視為被設計成使用1)在第一時間段(例如，從時間T1a到時間T3a)的“高”輸出電流以改變線路的邏輯值；和2)在第一時間段結束后(例如，時間T3a及以后)的“低”輸出電流以在線路的邏輯電平已經改變之后，以降低的功率維持線路的邏輯電平。
使用較高的電流以實現(xiàn)邏輯值的變化允許邏輯值快速改變(這對應于高速信號傳送)，而使用低電流以維持邏輯電平則對應于終端負載106中的降低的功率耗費。因此，在不降低性能的條件下節(jié)省了功率。
注意，圖2a的示例性波形示出了邏輯值從低邏輯值到高邏輯值的變化。圖2b示出了在時間T1b到T2b之間，從邏輯高電平VOH到邏輯低電平VOL進行轉變的波形212b的對應實施例。類似于圖2a的波形212a，在轉變完成(例如在時間T3b)后的時間，邏輯低電壓電平從邏輯高電平VOL升高到較高的邏輯低電平VOLE(如圖2a的實施例所見，在時間T4b到達)。
這里，邏輯低電壓電平從VOL到VOLE的升高具有維持邏輯低電平同時降低終端負載106中的功率耗費的效果。即，維持邏輯低電平，因為即使波形電壓212b已經升高，較高的電平VOLE仍維持低于能被接收機104識別的低邏輯電平(例如Vterm)。因為當(Vterm-VOLE)小于(Vterm-VOL)時，(Vterm-VOLE)2/R將小于(Vterm-VOL)2/R，所以在終端負載106中的功率耗費降低(與圖1b中觀察到的現(xiàn)有技術方法相比)。
為了產生諸如(或類似于)圖2b中觀察到的波形212b的波形，使用“高”驅動器輸出電流Io來實現(xiàn)邏輯值的變化(使得線路105上的邏輯值可以快速變化)。例如，驅動器103可以被設計成在時間T1b和T2b之間的第一轉變期間“拉動”Io＝(Vterm-VOH)/R或更高的輸出電流以快速降低線路電壓，如圖2b中所觀察到的。
當波形穩(wěn)定(即，當在時間T2a達到第一轉變期間的末尾的時候)之后，驅動器的輸出電流到達(或維持)Io＝(Vterm-VOL)/R的值?！案摺彬寗悠鬏敵鲭娏鱅o＝(Vterm-VOL)/R接著可以維持很長的時間段(例如，直到圖2b中見到的時間T3b)。接著，驅動器103降低它的輸出電流，引起從時間T3b到時間T4b的第二轉變期間。當波形穩(wěn)定(即，當在時間T4b達到第二轉變期間的末尾的時候)之后，驅動器的輸出電流到達(或維持)Io＝(Vterm-VOLE)/R的值。
注意，控制使用“高”輸出電流的時間段(例如，圖2a中時間T1a和T3a之間的時間量或圖2b中時間T1b和時間T3b之間的時間量)的方式可以隨著實施例的不同而變化。在多種實施例中，驅動器103可以被設計成以模擬的方式(例如，通過在RC時間常數(或它的幾倍)或其他形式的傳播延遲期滿之后，觸發(fā)從高輸出電流到低輸出電流的“轉換(switchover)”)來控制該時間段。
在其他實施例中，驅動器103可以被設計成以數字的方式(例如，通過在時鐘周期的邊緣觸發(fā)從高輸出電流到低輸出電流的“轉換”)來控制該時間段。下面將更詳細描述以數字的方式控制該時間段的驅動器的示例。不論使用模擬或數字方式，“高”電流時間段應該足夠長，從而保證對于特定應用，邏輯值將被足夠快地改變。
圖2c示出了三個邏輯變化的序列(以“101”比特模式的形式)，其中“高”電流時間段被設計為小于信息比特的時間段。這樣，每個信息比特都以“高”驅動器電流和“低”驅動器電流來形成。例如，第一比特(“1”)由1)從T1c延展到T3c的“高”電流時間段；和2)從T3c延展到T5c的“低”電流時間段來形成。但是注意，接收機104將在波形112c升高到Vterm之上(這發(fā)生在時間T1c之后)之后并且直到波形112c降落到Vterm以下(這發(fā)生在時間T5c之后)識別第一比特。
第二比特(“0”)由1)從T5c延展到T7c的“高”電流時間段；和2)從T7c延展到T9c的“低”電流時間段來形成。第三比特(“1”)接著以開始于時間T9c的“高”電流時間段形成。再次注意，接收機104將在波形112c降落到Vterm之下(這發(fā)生在時間T5c之后)之后并且直到波形112c升高到Vterm之上(這發(fā)生在時間T9c之后)識別第二比特。
圖3示出了可以用于產生在圖2c中觀察到的波形112c的方法。根據圖3的方法，通過以低電流驅動301線路來保持邏輯電平。例如，這可以視為對應于從T3c延展到T5c的低電流區(qū)域(對于圖2c的第一比特)，或者從T7c延展到T9c的低電流區(qū)域(對于圖2c的第二比特)。
如果邏輯值需要改變302，則通過以高電流驅動303線路來改變邏輯值。例如，這可以視為對應于從T5c延展到T7c的高電流區(qū)域(對于圖2c的第二比特)，或者從T9c延展到T11c的低電流區(qū)域(對于圖2c的第三比特)。隨后，再次通過以低電流驅動301線路來保持邏輯值。例如，這可以視為對應于從T7c延展到T9c的低電流區(qū)域(對于圖2c的第二比特)，或者從T11c延展到T12c的低電流區(qū)域(對于圖2c的第三比特)。
注意，如果邏輯值不需要改變302，則仍通過以低電流驅動301線路來保持邏輯值。盡管該方面沒有出現(xiàn)在圖2c的波形112c中，但可以容易地想象它。例如，如果第二比特對應于“1”(使得表達了“111”的模式)，則在時間T5c將不會開始發(fā)生從邏輯高到邏輯低的轉變。代替的是，波形將繼續(xù)從時間T5c到時間T12c沿著VOHE電平不變。同樣地，在重復相同的比特值的情況下，重復的比特值將被表達為低功率信號。
圖4a和4b是關于另一個實施例的。圖4a示出了1)將在線路上驅動的數據(對應于“1101”模式的“數據輸入”(“Data In”))；2)為1101模式的傳輸定時的時鐘信號波形410；和3)由驅動器在線路上驅動的波形412(“數據輸出”(“Data Out”))。參照圖4a的驅動器輸出波形412(數據輸出)，注意高電流時間段與比特寬度共同延展。
即，第一比特在它的整個寬度維持VOH的電壓電平。第一比特結束(在時鐘信號410的第二上升沿觀察到)后，通過被低電流驅動(使得波形412降落到較低的電壓電平VOHE)，第二比特維持邏輯“1”值。第二比特結束(在時鐘信號410的第三上升沿觀察到)后，第三比特被切換到邏輯“0”值，并且同樣地，被高電流驅動(使得波形412降落到電壓電平VOL)。
接著，因為高電流用于完整的比特寬度，所以第三比特在整個它的寬度維持電壓電平VOL。第三比特結束(在時鐘信號410的第四上升沿觀察到)后，第四比特被切換到邏輯“1”值，并且同樣地，被高電流驅動(使得波形412升高到電壓電平VOH)。接著，因為高電流用于完整的比特寬度，所以第四比特在整個它的寬度維持電壓電平VOH。
上面描述的序列對應于圖5中概括的方法。根據圖5，如果邏輯值需要改變502，則通過以高電流驅動503線路來改變邏輯值。高電流持續(xù)驅動線路，直到產生改變線路上的邏輯值的下一個可能(例如，時鐘沿)。如果邏輯值不需要改變503，則通過以低電流驅動501線路來保持邏輯值；或者，如果邏輯值需要改變503，則通過以高電流驅動503線路來改變它。
圖4b示出了驅動器電路的實施例，它可以被設計為符合圖4a和圖5的方法。圖4b的驅動器電路包括平行放置的子驅動器電路4011到401n。子驅動器電路4011到401n的平行放置允許在輸出線路405(可以被視為對應于驅動器和接收機之間的信號線路105)上驅動的輸出電流被快速并方便地增大或減少。
具體地說，如果在輸出405期望很大的輸出電流，則較少的子驅動器電路被禁用，而如果期望小的輸出電流，則較多的子驅動器電路被禁用。例如，如果期望很大的輸出電流，使得在輸出405形成輸出電壓VOH(例如，在圖4a觀察到的1101模式中形成第一個“1”的時間段)，則n個子驅動器電路4011到401n中的X個被禁用。
接著，如果期望較小的輸出電流，使得在輸出405形成輸出電壓VOHE(例如在圖4a觀察到的1101模式中形成的第二個“1”的時間段)，則n個子驅動器電路4011到401n中的Y(Y＞X)個被禁用。更好地來說，被使能以形成輸出電壓VOH的一些子驅動器后來被禁用以使得可以形成輸出電壓VOHE。
如在圖4b的實施例中見到的，與子驅動器電路相關聯(lián)的每個驅動晶體管具有它自己的禁用信號。即，參照子驅動器電路4011作為討論的基礎，如果NAND門(與非門)414的輸出對應于邏輯“0”，則PMOS驅動晶體管450被禁用(因為NAND門452的輸出將在邏輯“1”保持固定，這使得PMOS驅動晶體管450“關閉”)；并且，如果NOR門(或非門)415的輸出對應于邏輯“1”，則NMOS驅動晶體管411被禁用(因為NOR門413的輸出將在邏輯“0”保持固定，這使得NMOS驅動晶體管411“關閉”)。
同樣地，如果子驅動器電路的PMOS驅動晶體管和它的NMOS驅動晶體管都被關閉，則子驅動器電路可以被完全禁用(使得從節(jié)點405看來，它用作高阻元件)。因為如果NAND門414的輸入信號線路4201是邏輯“1”，則它的輸出可以固定在邏輯“0”；并且因為如果NOR門415的輸入信號線路4211是邏輯“0”，則它的輸出可以固定在邏輯“1”，所以子驅動器電路4011可以通過在信號線路4201施加“1”并且在信號線路4211施加“0”而被禁用。剩下的子驅動器電路4012到401n可以類似地被禁用。
如果子驅動器電路未被禁用(例如，如果對于子驅動器電路4011，在信號線路4201施加“0”并且在信號線路4211施加“1”)，它表現(xiàn)為反相驅動器。因為這樣的反相數據輸入端430，施加在反相數據輸入端430的“0”將在數據輸出端405產生“1”；并且施加在反相數據輸入端430的“1”將在數據輸出端405產生“0”。
總之，PMOS和NMOS使能/禁用電路416和417一起為子驅動器電路4011到401n提供適合的使能/禁用信號。即，PMOS使能/禁用電路416為n個子驅動器電路4011到401n內的每個PMOS晶體管提供單獨的使能/禁用信號；并且NMOS使能/禁用電路417為n個子驅動器電路4011到401n內的每個NMOS晶體管提供單獨的使能/禁用信號。這樣，PMOS使能/禁用電路416可以被說成提供PMOS禁用/使能總線420，并且NMOS禁用/使能電路417可以被說成提供NMOS禁用/使能總線421。
在任何時間被禁用的子驅動器電路的具體數目取決于在禁用/使能總線420和421上提供的輸出字。在圖4的實施例中，該字可以被想象為一種形式的“一熱”(“one hot”)編碼，其中在禁用/使能PMOS總線420字中的每個邏輯“1”對應于禁用子驅動器電路，并且NMOS禁用/使能總線421字中的每個邏輯“0”對應于禁用子驅動器電路。注意，在圖4的實施例中，為了一起關閉同一子驅動器電路中的PMOS和NMOS晶體管，這些字應該互相邏輯反轉(因為禁用NMOS總線420信號是“1”，并且禁用PMOS總線421信號是“0”)。
因為出現(xiàn)在總線420和421上的字的值的變化對應于禁用驅動器的數目的變化，所以輸出電流可以通過改變由禁用/使能電路416和420提供的輸出字值而被改變(例如，其中由較多使能子驅動器電路提供的很大的輸出電流通過改變?yōu)檩^少的使能子驅動器電路而降低為小輸出電流)。使用PMOS禁用/使能電流416作為討論的基礎，在實施例中，復用器418被配置為從寄存器419接收“高電流”輸出字(例如，使能足夠數目的子驅動器以形成VOH輸出電壓的字)并且從PMOS禁用/使能電路431輸入端接收“低電流”輸出字(例如，使能足夠數目的子驅動器以形成VOHE輸出電壓的字)。
同樣地，參照圖4a和4b作為示例，在圖4b的1101模式的第一個“1”期間，寄存器419的輸出被復用器418選擇；并且，在圖4b的1101模式的第二個“1”期間，電路輸入431被復用器418選擇。復用器可以經由選擇線路432來轉換(toggle)它的選擇。即，選擇線路432的第一狀態(tài)對應于高電流輸出，并且選擇線路432的第二狀態(tài)對應于低電流輸出。選擇線路432的定時可以通過與用來定時被驅動到輸出端405的數據相同的時鐘信號來控制，使得輸出電流的變化可以隨著數據的變化而被觸發(fā)。
圖4a和4b的方法可以用于降低諸如(多個可能命名中的一個)雙倍數據速率同步動態(tài)隨機訪問存儲器(DDR-SDRAM)存儲器接口的各種接口體系結構的功率消耗。目前的DDR使用SSTL-2終端，其對應于上面描述的終端。此外，在消耗多個時鐘周期的突發(fā)讀取或寫入的過程中，地址線路和控制信號線路應該只改變一次。
例如，圖6示出了對于DDR存儲器接口的突發(fā)長度為四的單次讀取。在該示例中，驅動器的信號對應于存儲器設備接收的地址或控制線路。為了簡化，地址線路和控制線路的信號以波形“地址/控制”(“Address/Ctl”)601集總畫在一起(這是普遍的做法)。注意波形601對于從時鐘周期1延展到時鐘周期7的七個時鐘周期是“活動的(active)”(即，使能的)，并且對于時鐘周期0以及從時鐘周期8到10是“不活動的(inactive)”(即，禁用的)。
如圖6中所見的，對于波形601是活動的七個時鐘周期，只在時鐘周期1和2之間可能有邏輯變化。即，接口的地址線路和控制線路只可以在第一和第二時鐘周期之間改變它們的邏輯值。同樣地，如果使用圖5的驅動方法，將只在時鐘周期2期間觀察到高電流。對于地址線路和控制線路，時鐘周期1以及從時鐘周期3到7將以低電流實現(xiàn)，這將大大降低接口的功率消耗(與在時鐘周期1到7之間使用高電流的現(xiàn)有技術方案相比)。
指出Vterm、VOH、VOHE、VOL、VOLE電壓電平(以及高和低電流和終端電阻)可以隨著實施例的不同而變化是重要的，因為本領域技術人員將能夠為他們的特定應用確定適當的值。具體地說，作為只是一個可能的替代方法，VOH和VOL電壓電平可以不同于電源和接地電壓供應(例如，VOH處于低于正電源電壓的電壓電平，并且VOL處于高于接地供應電壓的電壓電平)。
還要注意，本發(fā)明的實施例不僅可以實現(xiàn)在半導體芯片中，還可以實現(xiàn)在機器可讀介質中。例如，上面討論的設計可以被存儲在或嵌入與用于設計半導體設備的設計工具相關聯(lián)的機器可讀介質中。示例包括以VHSIC硬件描述語言(VHDL)、Verilog語言或SPICE語言形成的網表(netlist)。一些網表的示例包括行為級網表、寄存器傳送級(RTL)網表、門級網表和晶體管級網表。機器可讀介質還包括具有諸如GDS-II文件的布局(layout)信息的介質。此外，用于半導體芯片設計的其他機器可讀介質或網表文件可以用于仿真環(huán)境以執(zhí)行上面描述的教導的方法。
因此還應該理解，本發(fā)明的實施例可以用做或用來支持在某利形式的處理核心(例如計算機的CPU)上執(zhí)行的或在機器可讀介質中實現(xiàn)的軟件程序。機器可讀介質包括以機器(例如計算機)可讀的形式存儲或傳輸信息的任何機制。例如，機器可讀介質包括只讀存儲器(ROM)；隨機訪問存儲器(RAM)；磁盤存儲介質；光存儲介質；閃存設備；電、光、聲或其他形式的傳播信號(例如，載波、紅外信號，數字信號等)等等。
在前面的說明書中，已經參照具體的示例性實施例描述了本發(fā)明。但是，應該明白在不脫離所附權利要求中闡明的本發(fā)明的更廣的精神和范圍的條件下，可以對其作出各種修改和變化。因此，說明書和附圖應被認為是描述性的而不是限制性的。
權利要求
1.一種方法，包括a)驅動第一電流通過線路和終端電阻，使得在所述線路上的邏輯值從第一邏輯值改變到第二邏輯值；以及b)通過驅動第二電流經過所述線路和所述終端電阻，在所述線路上保持所述第二邏輯值，所述第二電流小于所述第一電流。
2.如權利要求1所述的方法，其中所述第一和第二電流沿著從所述線路進入所述終端電阻的方向流動。
3.如權利要求2所述的方法，其中所述第二邏輯值是邏輯高。
4.如權利要求2所述的方法，其中所述第一電流在所述線路上產生的第一電壓大于由所述第二電流在所述線路上產生的第二電壓。
5.如權利要求1所述的方法，其中所述第一和第二電流沿著從所述終端電阻進入所述線路的方向流動。
6.如權利要求5所述的方法，其中所述第二邏輯值是邏輯低。
7.如權利要求5所述的方法，其中所述第一電流在所述線路上產生的第一電壓小于由所述第二電流在所述線路上產生的第二電壓。
8.如權利要求1所述的方法，其中所述第一電流維持了小于在所述線路上傳播的比特的寬度。
9.如權利要求1所述的方法，其中所述第一電流維持了在所述線路上傳播的比特的寬度。
10.如權利要求1所述的方法，其中所述驅動第一電流還包括向復用器提供第一復用器選擇線路狀態(tài)，使得在所述復用器的輸出端提供第一字，所述第一字使能第一數目的子驅動器，并且所述驅動第二電流還包括向所述復用器提供第二復用器選擇線路狀態(tài)，使得在所述復用器的輸出端提供第二字，所述第二字使能第二數目的子驅動器，所述第一數目大于所述第二數目。
11.一種方法，包括a)驅動第一電流通過線路和終端電阻，使得在所述線路上的邏輯值從第一邏輯值改變到第二邏輯值，所述第一電流維持了在所述線路上傳播的第一比特的寬度；以及b)通過驅動第二電流經過所述線路和所述終端電阻，在所述線路上保持所述第二邏輯值，所述第二電流小于所述第一電流，所述第二電流維持了在所述線路上傳播的第二比特的寬度。
12.如權利要求11所述的方法，其中所述第一和第二電流沿著從所述線路進入所述終端電阻的方向流動。
13.如權利要求12所述的方法，其中所述第二邏輯值是邏輯高。
14.如權利要求12所述的方法，其中所述第一電流在所述線路上產生的第一電壓大于由所述第二電流在所述線路上產生的第二電壓。
15.如權利要求11所述的方法，其中所述第一和第二電流沿著從所述終端電阻進入所述線路的方向流動。
16.如權利要求15所述的方法，其中所述第二邏輯值是邏輯低。
17.如權利要求15所述的方法，其中所述第一電流在所述線路上產生的第一電壓小于由所述第二電流在所述線路上產生的第二電壓。
18.如權利要求11所述的方法，其中所述第一比特寬度與時鐘周期共同延展。
19.如權利要求11所述的方法，其中所述驅動第一電流還包括向復用器提供第一復用器選擇線路狀態(tài)，使得在所述復用器的輸出端提供第一字，所述第一字使能第一數目的子驅動器，并且所述驅動第二電流還包括向所述復用器提供第二復用器選擇線路狀態(tài)，使得在所述復用器的輸出端提供第二字，所述第二字使能第二數目的子驅動器，所述第一數目大于所述第二數目。
20.一種裝置，包括驅動器，驅動第一電流通過線路和終端電阻，使得在所述線路上的邏輯值從第一邏輯值改變到第二邏輯值，其中所述驅動器通過驅動第二電流經過所述線路和所述終端電阻來在所述線路上保持所述第二邏輯值，所述第二電流小于所述第一電流。
21.如權利要求20所述的裝置，其中所述第一和第二電流沿著從所述線路進入所述終端電阻的方向流動。
22.如權利要求21所述的裝置，其中所述第二邏輯值是邏輯高。
23.如權利要求21所述的裝置，其中所述第一電流在所述線路上產生的第一電壓大于由所述第二電流在所述線路上產生的第二電壓。
24.如權利要求20所述的裝置，其中所述第一和第二電流沿著從所述終端電阻進入所述線路的方向流動。
25.如權利要求24所述的裝置，其中所述第二邏輯值是邏輯低。
26.如權利要求24所述的裝置，其中所述第一電流在所述線路上產生的第一電壓小于由所述第二電流在所述線路上產生的第二電壓。
27.如權利要求20所述的裝置，其中所述第一電流維持了小于在所述線路上傳播的比特的寬度。
28.如權利要求20所述的裝置，其中所述第一電流維持了在所述線路上傳播的比特的寬度。
29.如權利要求20所述的裝置，還包括復用器，所述復用器提供第一字，所述第一字使能第一數目的子驅動器，并且提供第二字，所述第二字使能第二數目的子驅動器，所述第一數目大于所述第二數目。
30.一種裝置，包括驅動器，驅動第一電流通過地址線路和終端電阻，使得在所述地址線路上的邏輯值從第一邏輯值改變到第二邏輯值，其中所述驅動器通過驅動第二電流經過所述地址線路和所述終端電阻來在所述地址線路上保持所述第二邏輯值，所述第二電流小于所述第一電流，所述地址線路耦合到用于接收所述邏輯值的存儲器設備。
31.如權利要求30所述的裝置，其中所述第一和第二電流沿著從所述地址線路進入所述終端電阻的方向流動。
32.如權利要求30所述的裝置，其中所述第二邏輯值是邏輯高。
33.如權利要求30所述的裝置，其中所述第一電流在所述地址線路上產生的第一電壓大于由所述第二電流在所述地址線路上產生的第二電壓。
34.如權利要求30所述的裝置，其中所述第一和第二電流沿著從所述終端電阻進入所述地址線路的方向流動。
35.如權利要求34所述的裝置，其中所述第二邏輯值是邏輯低。
36.如權利要求34所述的裝置，其中所述第一電流在所述地址線路上產生的第一電壓小于由所述第二電流在所述地址線路上產生的第二電壓。
37.如權利要求30所述的裝置，其中所述第一電流維持了小于在所述線路上傳播的比特的寬度。
38.如權利要求30所述的裝置，其中所述第一電流維持了在所述線路上傳播的比特的寬度。
39.如權利要求30所述的裝置，還包括復用器，所述復用器提供第一字，所述第一字使能第一數目的子驅動器，并且提供第二字，所述第二字使能第二數目的子驅動器，所述第一數目大于所述第二數目。
全文摘要
本發(fā)明描述了一種方法和裝置，所述方法和裝置涉及沿著線路驅動第一電流，使得線路上的邏輯值從第一邏輯值改變到第二邏輯值。該方法還包括通過沿著線路驅動第二電流來保持線路上的第二邏輯值，其中第二電流小于第一電流。
文檔編號H03K19/00GK1636366SQ02819234
公開日2005年7月6日 申請日期2002年9月27日 優(yōu)先權日2001年9月28日
發(fā)明者杰弗里·R·威爾科克斯, 諾姆·優(yōu)素福, 馬塞洛·友埃夫 申請人:英特爾公司