一種具備數(shù)字失配校正能力的逐次逼近型模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明公開了一種具備數(shù)字失配校正能力的逐次逼近型模數(shù)轉(zhuǎn)換器，包含電容陣列模塊、比較器模塊、逐次逼近邏輯控制模塊、時(shí)鐘分配模塊、電容失配校正模塊；電容失配校正模塊由電容失配提取模塊、失配后處理模塊組成。本發(fā)明通過(guò)提取電容陣列中高位電容陣列中的M位高位電容的失配誤差，經(jīng)量化處理后，與模數(shù)轉(zhuǎn)換器正常輸出碼字進(jìn)行運(yùn)算以后，得到正確的輸出碼字。本發(fā)明通過(guò)電容陣列中提取電容失配并從ADC正常輸出中減去相應(yīng)失配值，能大幅降低失配對(duì)ADC性能的影響，從而提升ADC的輸出有效精度。
【專利說(shuō)明】
一種具備數(shù)字失配校正能力的逐次逼近型模數(shù)轉(zhuǎn)換器
技術(shù)領(lǐng)域
[0001] 本發(fā)明屬于模數(shù)轉(zhuǎn)換技術(shù)領(lǐng)域，具體涉及一種具備數(shù)字失配校正能力的逐次逼近 型模數(shù)轉(zhuǎn)換器。
【背景技術(shù)】
[0002] 模數(shù)轉(zhuǎn)換器(Analog-to-digital Converter，ADC)是各類電子設(shè)備中必不可少的 一部分，用于將所感興趣的模擬信號(hào)，如電壓、溫度等，轉(zhuǎn)換為若干位數(shù)字信號(hào)以用于記錄、 處理和傳輸。常見的模數(shù)轉(zhuǎn)換器類型有Delta-sigma ADC、逐次逼近型ADC、閃爍型ADC、時(shí)間 交織型ADC等。
[0003] 在可穿戴電子設(shè)備以及生物醫(yī)療領(lǐng)域，首先需要生物信號(hào)采集芯片對(duì)生物信號(hào)進(jìn) 行采集編碼，考慮到這些信號(hào)比較微弱（大小在μν級(jí)別），因此要求這些芯片具有較大動(dòng)態(tài) 范圍以及全頻段記錄等要求。為了能實(shí)現(xiàn)這些目標(biāo)，這類芯片往往由前端高精度運(yùn)放和多 通道復(fù)用模數(shù)轉(zhuǎn)換器組成，同時(shí)考慮到生物體偽影的存在，高精度運(yùn)放的閉環(huán)增益不能太 高(40dB左右），因此要求與之連接的模數(shù)轉(zhuǎn)換器有較高的精度和動(dòng)態(tài)范圍。除此之外，考慮 到可穿戴、可持續(xù)性檢測(cè)記錄的特點(diǎn)，這類芯片還需要具有低功耗、微型化等特點(diǎn)。
[0004] 在上述所舉例的模數(shù)轉(zhuǎn)換器中，逐次逼近型模數(shù)轉(zhuǎn)換器由于其結(jié)構(gòu)簡(jiǎn)單、功耗低、 面積小等特點(diǎn)，非常符合此類設(shè)備對(duì)功耗、面積的要求。但是由于當(dāng)前工藝的原因，為了實(shí) 現(xiàn)低功耗的目標(biāo)，逐次逼近型模數(shù)轉(zhuǎn)換器通常采用基于電荷再分布電容陣列的方案。此類 方案中，電容會(huì)受到工藝的偏差導(dǎo)致實(shí)際的電容值與理想的電容值之間的失配。這種所謂 的電容失配問(wèn)題將會(huì)嚴(yán)重影響逐次逼近型模數(shù)轉(zhuǎn)換器的輸出有效精度，從而降低其最后的 動(dòng)態(tài)范圍。

【發(fā)明內(nèi)容】

[0005] 為了克服高精度電荷再分配型逐次逼近型模數(shù)轉(zhuǎn)換器中，由于工藝誤差所導(dǎo)致的 電容失配的影響，本發(fā)明提供了一種具備數(shù)字失配校正能力的逐次逼近型模數(shù)轉(zhuǎn)換器，能 夠大幅降低失配對(duì)ADC性能的影響，從而提升ADC的輸出有效精度。
[0006] -種具備數(shù)字失配校正能力的逐次逼近型模數(shù)轉(zhuǎn)換器，包括電容陣列模塊、比較 器模塊、時(shí)鐘分配模塊、逐次逼近邏輯控制模塊以及電容失配校正模塊;其中：
[0007] 所述的電容陣列模塊用于根據(jù)逐次逼近邏輯控制模塊提供的選通信號(hào)以及時(shí)鐘 分配模塊提供的時(shí)鐘信號(hào)，通過(guò)開關(guān)電路的切換輸出兩路差分信號(hào)；
[0008] 所述的比較器模塊用于將所述的兩路差分信號(hào)進(jìn)行比較，輸出比較信號(hào)；
[0009] 所述的逐次逼近邏輯控制模塊用于對(duì)所述的比較信號(hào)逐次進(jìn)行鎖存，進(jìn)而根據(jù)比 較信號(hào)產(chǎn)生用于控制所述開關(guān)電路切換的選通信號(hào)并輸出一串多位數(shù)字碼；
[0010] 所述的時(shí)鐘分配模塊用于為模數(shù)轉(zhuǎn)換器中其他各功能模塊提供各自的時(shí)鐘信號(hào)， 并控制逐次逼近邏輯控制模塊使其對(duì)比較信號(hào)逐次進(jìn)行鎖存；
[0011] 所述的電容失配校正模塊用于使電容陣列模塊中高位電容的相對(duì)失配誤差電壓 逐次進(jìn)行差分比較得到高位電容的誤差碼字，通過(guò)對(duì)所述的誤差碼字進(jìn)行移位求和處理得 到高位電容的真實(shí)失配誤差;進(jìn)而使所述的多位數(shù)字碼對(duì)應(yīng)減去每個(gè)高位電容的真實(shí)失配 誤差，即得到模數(shù)轉(zhuǎn)換器正確的數(shù)字碼輸出結(jié)果。
[0012] 所述模數(shù)轉(zhuǎn)換器最終輸出的數(shù)字碼位數(shù)為M+N+1且M = N+1。
[0013] 所述的電容陣列模塊由兩組差分結(jié)構(gòu)的電容陣列電路組成，所述的電容陣列電路 包括高位電容陣列、次高位電容陣列、低位電容陣列、三個(gè)陣列開關(guān)Ki~K 3、兩個(gè)橋電容CB1 ~CB2和一個(gè)補(bǔ)償電容Cc;其中：
[0014] 所述的高位電容陣列包括Μ個(gè)高位電容Q-Cm和一個(gè)冗余電容Cmd，M為大于1的自 然數(shù);高位電容Ci~Cm和冗余電容Cmd的上極板與橋電容Cbi的下極板以及陣列開關(guān)Κι的一端 共連作為電容陣列電路的輸出端，陣列開關(guān)Κι的另一端接外部設(shè)備提供的共模電壓Vcm，陣 列開關(guān)Ki的控制端接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào)；高位電容Cl·~Cm和冗余電容Cmd的 下極板分別接各自的開關(guān)電路；
[0015] 所述的次高位電容陣列包括N個(gè)次高位電容Cm+1~Cm+n，N為大于1的自然數(shù);次高位 電容Cm+i~Cm+n的上極板與橋電容Cbi的上極板、橋電容Cb2的下極板、補(bǔ)償電容Cc的一端以及 陣列開關(guān)心的一端共連，補(bǔ)償電容&的另一端接地，陣列開關(guān)K 2的另一端接外部設(shè)備提供的 共模電壓Vcm，陣列開關(guān)Κ2的控制端接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào);次高位電容Cm+i~ Cm+n的下極板分別接各自的開關(guān)電路；
[0016] 所述的低位電容陣列包括兩個(gè)低位電容Cm+n+i~Cm+n+2 ;低位電容Cm+n+i~Cm+n+2的上 極板與橋電容CB2的上極板以及陣列開關(guān)K3的一端共連，陣列開關(guān)K 3的另一端接外部設(shè)備提 供的共模電壓ν?，陣列開關(guān)Κ3的控制端接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào)；低位電容 Cm+n+i~Cm+n+2的下極板分別接各自的開關(guān)電路。
[0017]所述高位電容Cl~CM所連接的開關(guān)電路均包括一個(gè)反相器和三個(gè)開關(guān);其中，反相 器的輸入端接逐次逼近邏輯控制模塊提供對(duì)應(yīng)的選通信號(hào)，反相器的輸出端與第一開關(guān)的 一端相連，第二開關(guān)的一端接共模電壓Vcm，第三開關(guān)的一端接輸入電壓Vin，三個(gè)開關(guān)的另 一端共連并接對(duì)應(yīng)高位電容的下極板;三個(gè)開關(guān)的控制端分別接時(shí)鐘分配模塊提供對(duì)應(yīng)的 時(shí)鐘信號(hào)。
[0018]所述冗余電容CMD所連接的開關(guān)電路包括兩個(gè)開關(guān);其中，兩個(gè)開關(guān)的一端分別接 共模電壓Vcm和輸入電壓Vin，兩個(gè)開關(guān)的另一端共連并接冗余電容Cmd的下極板;兩個(gè)開關(guān)的 控制端分別接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào)。
[0019] 所述次尚位電容Cm+i~Cm+n和低位電容Cm+n+i~Cm+n+2所連接的開關(guān)電路均包括一個(gè) 反相器和兩個(gè)開關(guān);其中，反相器的輸入端接逐次逼近邏輯控制模塊提供對(duì)應(yīng)的選通信號(hào)， 反相器的輸出端與一開關(guān)的一端相連，另一開關(guān)的一端接共模電壓Vcm，兩個(gè)開關(guān)的另一端 共連并接對(duì)應(yīng)次高位電容或低位電容的下極板;兩個(gè)開關(guān)的控制端分別接時(shí)鐘分配模塊提 供對(duì)應(yīng)的時(shí)鐘信號(hào)。
[0020] 所述高位電容Cj的容值為2^jC，所述次高位電容Ci的容值為2M+N4C，所述冗余電容 Cmd和低位電容Cm+n+i~Cm+n+2容值均為C;其中，C為單位電容值，i和j均為自然數(shù)且l<j<M，M +1 彡 i 彡M+N。
[0021] 所述的電容失配校正模塊包括：
[0022] 電容失配提取子模塊，其利用電容陣列模塊中次高位電容陣列和低位電容陣列對(duì) 每個(gè)高位電容的相對(duì)失配誤差電壓進(jìn)行轉(zhuǎn)換，得到一串Μ位誤差碼字并保存至寄存器中； [0023] 失配后處理子模塊，其對(duì)每位誤差碼字進(jìn)行移位求和處理，對(duì)應(yīng)得到每個(gè)高位電 容的真實(shí)失配誤差并保存至寄存器中；在模數(shù)轉(zhuǎn)換器正常工作時(shí)，失配后處理子模塊使所 述的多位數(shù)字碼對(duì)應(yīng)減去每個(gè)高位電容的真實(shí)失配誤差，即得到模數(shù)轉(zhuǎn)換器正確的數(shù)字碼 輸出結(jié)果。
[0024] 所述的電容失配提取子模塊對(duì)每個(gè)高位電容的相對(duì)失配誤差電壓進(jìn)行轉(zhuǎn)換的具 體過(guò)程如下：
[0025] (1)使高位電容陣列、次高位電容陣列以及低位電容陣列中所有電容的上下極板 均連接至共模電壓Vcm;
[0026] (2)將差分結(jié)構(gòu)的高位電容Cj下極板分別切換至電源電壓VDD和接地GND，j為自然 數(shù)且1 < j ;對(duì)于高位電容Cj+1~CM和Cmd，則將這些電容保持下極板接至共模電壓V?，上極 板斷開；
[0027] (3)對(duì)于高位電容Cj+1~CM和Cmd，將差分結(jié)構(gòu)的這些電容下極板分別切換至接地 GND和電源電壓VDD;
[0028] (4)通過(guò)次高位電容陣列和低位電容陣列中開關(guān)電路的切換操作對(duì)差分結(jié)構(gòu)的關(guān) 于高位電容Q與余下電容C j+1~Cm和CMD相對(duì)失配誤差電壓進(jìn)行逐次比較且使每次比較結(jié)果 作為反饋以控制次高位電容陣列和低位電容陣列中開關(guān)電路的逐次切換;最后將各次比較 結(jié)果組成誤差碼字并保存至寄存器中；返回步驟（1)對(duì)下一高位電容C j+1進(jìn)行切換操作，直 至得到所有高位電容的誤差碼字。
[0029]所述的失配后處理子模塊根據(jù)以下公式對(duì)每位誤差碼字進(jìn)行移位求和處理：
[0030] d( Ai)=-d(5i)>>2+d(5i-i)>>4+---+d(5i)>>2 i
[0031] 其中：(10,)和d(A 〇分別為移位求和處理前后的第i位誤差碼字，(Κδκ)為移位求 和處理前的第i-l位誤差碼字，(Κδ^為移位求和處理前的第1位誤差碼字，i為自然數(shù)且 i$M;d( Δ i)即對(duì)應(yīng)高位電容Ci的真實(shí)失配誤差，d(Si)即對(duì)應(yīng)高位電容Ci的誤差碼字，> > 為右移運(yùn)算符。
[0032] 本發(fā)明電容失配校正算法與電容陣列結(jié)構(gòu)相結(jié)合，能利用次高位電容陣列和低位 電容陣列對(duì)高位電容陣列的失配誤差進(jìn)行量化提出，并利用數(shù)字算法進(jìn)行后處理，能有效 降低由于電容失配對(duì)模數(shù)轉(zhuǎn)換器的性能造成的影響，從而大大提升了模數(shù)轉(zhuǎn)換器的有效精 度和動(dòng)態(tài)范圍。
【附圖說(shuō)明】
[0033] 圖1為本發(fā)明逐次逼近型模數(shù)轉(zhuǎn)換器的系統(tǒng)框圖。
[0034] 圖2為本發(fā)明電容陣列模塊中子電容陣列的結(jié)構(gòu)示意圖。
[0035] 圖3為本發(fā)明模數(shù)轉(zhuǎn)換器某一實(shí)施例的系統(tǒng)結(jié)構(gòu)示意圖。
[0036] 圖4(a)為本發(fā)明電容陣列模塊在采樣初始階段的電容連接示意圖。
[0037] 圖4(b)為本發(fā)明電容陣列模塊待下一時(shí)鐘周期的電容連接示意圖。
[0038] 圖5為本發(fā)明逐次逼近型模數(shù)轉(zhuǎn)換器的時(shí)序圖。
[0039]圖6為本發(fā)明電容失配后移位求和處理的示意圖。
[0040]圖7(a)為電容失配校正前后的無(wú)雜散動(dòng)態(tài)范圍SFDR對(duì)比示意圖。
[0041] 圖7(b)為電容失配校正前后的信號(hào)噪聲失真比SNDR對(duì)比示意圖。
[0042] 圖8為本發(fā)明電容失配誤差提取過(guò)程的流程示意圖。
【具體實(shí)施方式】
[0043] 為了更為具體地描述本發(fā)明，下面結(jié)合附圖及【具體實(shí)施方式】對(duì)本發(fā)明的技術(shù)方案 進(jìn)行詳細(xì)說(shuō)明。
[0044] 本發(fā)明帶數(shù)字失配校正的逐次逼近型模數(shù)轉(zhuǎn)換器如圖1所示，包括電容陣列模塊 CDAC、比較器模塊、逐次逼近邏輯控制模塊、時(shí)鐘分配模塊、電容失配校正模塊;其中：
[0045] 電容陣列模塊有兩個(gè)子電容陣列組成，子電容陣列由高位電容陣列、次高位電容 陣列、低位電容陣列以及兩個(gè)橋電容組成。高位電容陣列由Μ個(gè)電容、一個(gè)冗余電容以及對(duì) 應(yīng)的Μ+1個(gè)電容切換控制電路和若干輸入輸出組成;Μ個(gè)電容切換控制電路中，有Μ個(gè)電路由 一個(gè)反相器和三個(gè)開關(guān)組成，另一個(gè)由兩個(gè)開關(guān)組成。次高位電容有Ν個(gè)電容以及對(duì)應(yīng)的Ν 個(gè)電容切換控制電路和若干輸入輸出組成;Ν個(gè)電容切換控制電路由一個(gè)反相器和兩個(gè)開 關(guān)組成。低位電容陣列由兩個(gè)電容以及對(duì)應(yīng)的兩個(gè)電容切換控制電路組成。
[0046] 比較器模塊比較電容陣列模塊中兩個(gè)子電容陣列的差分輸出；時(shí)鐘分配模塊由若 干個(gè)移位寄存器單元組成;逐次逼近邏輯控制模塊由數(shù)據(jù)寄存器陣列組成；電容失配校正 模塊由電容失配提取模塊和失配后處理模塊組成。
[0047] 如圖2所不，子電容陣列由Ci~Cmd、Cm+i~Cm+n和Cn+i~Cn+2，三部分通過(guò)橋電容Cbi和 CB2連接組成;其中高位電容陣列Cl~Cmd，根據(jù)時(shí)鐘分配模塊輸出信號(hào)SWs用于米樣保持輸入 信號(hào)，同時(shí)根據(jù)逐次逼近邏輯模塊的輸出信號(hào)SELi-μ或者SELbinvi和時(shí)鐘分配模塊的輸出信 號(hào)SWihm和SWcihmd，進(jìn)行開關(guān)切換，電容Cl~Cm的控制開關(guān)由一個(gè)反相器和三個(gè)開關(guān)組成，電 容Cmd的控制開關(guān)由兩個(gè)開關(guān)組成，并根據(jù)時(shí)鐘分配模塊的輸出信號(hào)SWcm+1進(jìn)行開關(guān)切換。
[0048 ] 次高位電容陣列Cm+ 1-M+N，根據(jù)時(shí)鐘分配模塊輸出信號(hào)SWm+ 1-M+N和逐次逼近邏輯控 制模塊輸出信號(hào)SELm+ι-μ+ν或者SEUm+i-m+n進(jìn)行開關(guān)切換，電容Cm+ι-μ+ν的控制開關(guān)由一個(gè)反 相器和兩個(gè)開關(guān)組成。
[0049] 低位電容陣列由兩個(gè)電容Cm+n + i和Cm+n + 2組成，根據(jù)時(shí)鐘分配模塊輸出信號(hào) S%+N+l~M+N+2和逐次逼近邏輯控制模塊輸出信號(hào)SELM+N+2-M+N+2或者SELbM+N+2~M+N+2進(jìn)行開關(guān)切 換，其中最后一位電容Cm +N+2在開關(guān)切換時(shí)，只進(jìn)行單邊切換，即兩個(gè)子電容陣列中只有一個(gè) 電容進(jìn)行電壓的切換。
[0050] 本發(fā)明的工作模式主要分為兩部分:正常輸入信號(hào)量化(Normal Conversion)和 誤差提取處理(Mismatch Extraction and Processing)兩部分。下面以實(shí)施例具體說(shuō)明如 圖3所示的12位逐次逼近型模數(shù)轉(zhuǎn)換器的這兩種工作模式：
[0051] (1)正常量化工作模式：
[0052] 該12位逐次逼近型模數(shù)轉(zhuǎn)換器中，電容陣列為差分結(jié)構(gòu)，高位電容陣列電容個(gè)數(shù)Μ 等于6,次高位電容陣列電容個(gè)數(shù)Ν等于5;
[0053] 其中高位電容陣列由和C6D組成，次高位電容陣列由C7~Cn組成，低位電容 陣列由C12~C13,各個(gè)電容容值為：
[0054] Ci~C6:26-4+Δ(：?，? = 1···6
[0055] C6d：C+AC6d
[0056] C7~Cii:211-4+ Δ Ci，i = 7··· 11
[0057] Ci2,Ci3：C+AC
[0058] 其中，C為單位電容，AC為電容誤差。
[0059] 在米樣階段，兩個(gè)子電容陣列中的高位電容陣列分別對(duì)差分輸入信號(hào)VlNP和VlNN進(jìn) 行采樣，其余陣列中電容上下極板均接至共模電壓;待下一個(gè)時(shí)鐘周期，高位電容陣列下極 板切換至共模電壓，同時(shí)上極板斷開與共模電壓連接，如圖4所示。
[0060] 在量化階段，逐次逼近邏輯控制模塊根據(jù)比較器的輸出結(jié)果，對(duì)電容陣列進(jìn)行開 關(guān)切換，其流程如下：
[0061] 若〇:為1，則正端子電容陣列中電容&下極板接切換至GND，負(fù)端子電容陣列中電容 &下極板接切換至V?，否則切換動(dòng)作相反。待切換完成后進(jìn)行下一次比較；
[0062]若出為1，則正端子電容陣列中電容&下極板接切換至GND，負(fù)端子電容陣列中電容 C2下極板接切換至v?，否則切換動(dòng)作相反。待切換完成后進(jìn)行下一次比較；
[0063] .......
[0064]若D13為1，則正端子電容陣列中電容C13下極板接切換至GND，負(fù)端子電容陣列中電 容C13不進(jìn)行切換，否則切換動(dòng)作相反。待切換完成后進(jìn)行最后一次比較，輸出Dm。
[0065]圖5為本實(shí)例模數(shù)轉(zhuǎn)換器時(shí)序圖，輸出的十四位數(shù)字碼01~014中，最后兩位D13~ D14為冗余位，用于提高失配校正算法的精度，在最終輸出中只取前12位作為模數(shù)轉(zhuǎn)換器的 數(shù)字碼。
[0066]在量化完成后輸入差分電壓VlNP-VlNN最終被轉(zhuǎn)換為由數(shù)字碼Di所代表的一串?dāng)?shù) 列，兩者之間的關(guān)系為：
.丄
[0067]
[0068]
[0069] 其中：β為橋電容及其本身的寄生電容之和CB1+CP2，a為
ySC14+C15/CB2。其中電容Cc用于補(bǔ)償次高位電容陣列中寄生電容和橋電容的影響，使β/α 為 1/32〇
[0070] 對(duì)于高位電容陣列，電容失配所帶來(lái)的誤差可以表示為：
[0071]
[0072]該誤差與數(shù)字碼0,相關(guān)，即與輸入差分信號(hào)相關(guān)，因此在頻譜分析中會(huì)帶來(lái)高次 諧波。為了降低高位陣列中電容失配的影響，需要進(jìn)行誤差提取處理步驟。
[0073] (2)誤差提取處理工作模式：
[0074] 在此模式下，依次針對(duì)高位電容陣列中&~(：7電容進(jìn)行失配誤差提取，具體實(shí)施步 驟為：
[0075] 步驟一，對(duì)電容陣列進(jìn)行復(fù)位，所有電容的上下極板均接至共模電壓；
[0076]步驟二，將高位電容陣列中(^的下極板電壓分別接至VDD和Gnd，同時(shí)電容陣列上極 板斷開與共模電壓連接；
[0077] 步驟三，將高位電容陣列中其余電容的下極板分別接至GND和VDD，此時(shí)由于失配的 存在，此時(shí)在電容陣列中存在電荷殘量，可表示為：
V. ?=2 )
[0078]
[0079] 因此電容陣列的電壓殘量可表示為：
[0080]
[0081]步驟四，類似ADC正常工作模式，利用次高位電容陣列和低位電容陣列將該電壓轉(zhuǎn) 換成8比特的數(shù)字碼并存儲(chǔ)在數(shù)據(jù)寄存器中。
[0082] 步驟五，將(^下極板電壓始終保持連接至共模電壓，重復(fù)步驟一到四，提取電容C2 與余下電容的電壓殘量：
[0083]
[0084] 重復(fù)以上步驟，按下式可以得到高位電容陣列中C3~C7的電壓殘量，以及對(duì)應(yīng)量化 后的8比特?cái)?shù)字碼，其流程如圖8所示。
[0085]
[0086]接下來(lái)，對(duì)所提取到的由電容失配所造成的電壓誤差進(jìn)行后處理，目標(biāo)是使校正 后的高位電容陣列中每個(gè)電容的權(quán)重出成二進(jìn)制分布，即1/2，1/4，1/8···1/ 32,算法如下：
[0087]
[0088] 因此，根據(jù)以上算法，對(duì)于所提取到高位電容陣列的電容失配數(shù)字碼字，只要進(jìn)行 加法和移位除法運(yùn)放既能得到每位電容實(shí)際的誤差數(shù)字碼。
[0089] d( A1)=-d(51)>>2
[0090] d( A2)=-d(52)>>2+d(5i)>>4
[0091] .......
[0092] d( Ai)=-d(5i)>>2+d(5i-i)>>4+---+d(5i)>>2 i
[0093] 上式中，(Κδ,)是由步驟一到五所提取到的失配誤差數(shù)字碼，cKAO為處理后的實(shí) 際失配誤差數(shù)字碼，如圖6所示。
[0094] 在對(duì)本實(shí)例逐次逼近型模數(shù)轉(zhuǎn)換器進(jìn)行仿真時(shí)，單位電容失配誤差〇取值為 7.8%。，不進(jìn)行失配校正前，如圖7所示模數(shù)轉(zhuǎn)換器的SNDR小于54dB，SFDR小于68dB，進(jìn)行電 容失配誤差校正以后，模數(shù)轉(zhuǎn)換器的SNDR提升至70dB，SFDR提升至85dB，有效位數(shù)ΕΝ0Β從 8.7比特提升至11.3比特。
[0095] 上述的對(duì)實(shí)施例的描述是為便于本技術(shù)領(lǐng)域的普通技術(shù)人員能理解和應(yīng)用本發(fā) 明。熟悉本領(lǐng)域技術(shù)的人員顯然可以容易地對(duì)上述實(shí)施例做出各種修改，并把在此說(shuō)明的 一般原理應(yīng)用到其他實(shí)施例中而不必經(jīng)過(guò)創(chuàng)造性的勞動(dòng)。因此，本發(fā)明不限于上述實(shí)施例， 本領(lǐng)域技術(shù)人員根據(jù)本發(fā)明的揭示，對(duì)于本發(fā)明做出的改進(jìn)和修改都應(yīng)該在本發(fā)明的保護(hù) 范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種具備數(shù)字失配校正能力的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:包括電容陣列 模塊、比較器模塊、時(shí)鐘分配模塊、逐次逼近邏輯控制模塊以及電容失配校正模塊;其中： 所述的電容陣列模塊用于根據(jù)逐次逼近邏輯控制模塊提供的選通信號(hào)以及時(shí)鐘分配 模塊提供的時(shí)鐘信號(hào)，通過(guò)開關(guān)電路的切換輸出兩路差分信號(hào)； 所述的比較器模塊用于將所述的兩路差分信號(hào)進(jìn)行比較，輸出比較信號(hào)； 所述的逐次逼近邏輯控制模塊用于對(duì)所述的比較信號(hào)逐次進(jìn)行鎖存，進(jìn)而根據(jù)比較信 號(hào)產(chǎn)生用于控制所述開關(guān)電路切換的選通信號(hào)并輸出一串多位數(shù)字碼； 所述的時(shí)鐘分配模塊用于為模數(shù)轉(zhuǎn)換器中其他各功能模塊提供各自的時(shí)鐘信號(hào)，并控 制逐次逼近邏輯控制模塊使其對(duì)比較信號(hào)逐次進(jìn)行鎖存； 所述的電容失配校正模塊用于使電容陣列模塊中高位電容的相對(duì)失配誤差電壓逐次 進(jìn)行差分比較得到高位電容的誤差碼字，通過(guò)對(duì)所述的誤差碼字進(jìn)行移位求和處理得到高 位電容的真實(shí)失配誤差;進(jìn)而使所述的多位數(shù)字碼對(duì)應(yīng)減去每個(gè)高位電容的真實(shí)失配誤 差，即得到模數(shù)轉(zhuǎn)換器正確的數(shù)字碼輸出結(jié)果。2. 根據(jù)權(quán)利要求1所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述的電容陣列模塊由 兩組差分結(jié)構(gòu)的電容陣列電路組成，所述的電容陣列電路包括高位電容陣列、次高位電容 陣列、低位電容陣列、三個(gè)陣列開關(guān)Ki~K3、兩個(gè)橋電容Cbi~CB2和一個(gè)補(bǔ)償電容Ce;其中： 所述的高位電容陣列包括M個(gè)高位電容&~Cm和一個(gè)冗余電容Cmd，M為大于1的自然數(shù)； 高位電容Ci~Cm和冗余電容Cmd的上極板與橋電容Cbi的下極板以及陣列開關(guān)Ki的一端共連 作為電容陣列電路的輸出端，陣列開關(guān)Ki的另一端接外部設(shè)備提供的共模電壓Vcm，陣列開 關(guān)心的控制端接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào)；高位電容C 1-Cm和冗余電容Cmd的下極 板分別接各自的開關(guān)電路； 所述的次高位電容陣列包括N個(gè)次高位電容Cm+1~Cm+n，N為大于1的自然數(shù);次高位電容 Cm+i~Cm+n的上極板與橋電容Cbi的上極板、橋電容Cb2的下極板、補(bǔ)償電容Ce的一端以及陣列 開關(guān)K2的一端共連，補(bǔ)償電容C c的另一端接地，陣列開關(guān)K2的另一端接外部設(shè)備提供的共模 電壓Vcm，陣列開關(guān)K2的控制端接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào);次高位電容Cm+i~Cm+n 的下極板分別接各自的開關(guān)電路； 所述的低位電容陣列包括兩個(gè)低位電容Cm+n+i~Cm+n+2;低位電容Cm+n+i~Cm+N+2的上極板 與橋電容Cb2的上極板以及陣列開關(guān)K3的一端共連，陣列開關(guān)K3的另一端接外部設(shè)備提供的 共模電壓Vcm，陣列開關(guān)K3的控制端接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào);低位電容Cm+n+i~ Cm+n+2的下極板分別接各自的開關(guān)電路。3. 根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述高位電容C1-Cm所 連接的開關(guān)電路均包括一個(gè)反相器和三個(gè)開關(guān);其中，反相器的輸入端接逐次逼近邏輯控 制模塊提供對(duì)應(yīng)的選通信號(hào)，反相器的輸出端與第一開關(guān)的一端相連，第二開關(guān)的一端接 共模電壓V?，第三開關(guān)的一端接輸入電壓V in，三個(gè)開關(guān)的另一端共連并接對(duì)應(yīng)高位電容的 下極板;三個(gè)開關(guān)的控制端分別接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào)。4. 根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述冗余電容Cmd所連接 的開關(guān)電路包括兩個(gè)開關(guān);其中，兩個(gè)開關(guān)的一端分別接共模電壓Vcm和輸入電壓Vin，兩個(gè) 開關(guān)的另一端共連并接冗余電容Cmd的下極板;兩個(gè)開關(guān)的控制端分別接時(shí)鐘分配模塊提供 對(duì)應(yīng)的時(shí)鐘信號(hào)。5. 根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述次高位電容CM+1~ Cm+n和低位電容Cm+n+i~Cm+n+2所連接的開關(guān)電路均包括一個(gè)反相器和兩個(gè)開關(guān);其中，反相 器的輸入端接逐次逼近邏輯控制模塊提供對(duì)應(yīng)的選通信號(hào)，反相器的輸出端與一開關(guān)的一 端相連，另一開關(guān)的一端接共模電壓v?，兩個(gè)開關(guān)的另一端共連并接對(duì)應(yīng)次高位電容或低 位電容的下極板;兩個(gè)開關(guān)的控制端分別接時(shí)鐘分配模塊提供對(duì)應(yīng)的時(shí)鐘信號(hào)。6. 根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述高位電容Cj的容值 為2M_ jC，所述次高位電容Ci的容值為2Μ+Ν_4,所述冗余電容Cmd和低位電容Cm+n+i~Cm+n+2容值 均為C;其中，C為單位電容值，i和j均為自然數(shù)且1彡j彡M，M+l$i彡M+N。7. 根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述的電容失配校正模 塊包括： 電容失配提取子模塊，其利用電容陣列模塊中次高位電容陣列和低位電容陣列對(duì)每個(gè) 高位電容的相對(duì)失配誤差電壓進(jìn)行轉(zhuǎn)換，得到一串M位誤差碼字并保存至寄存器中； 失配后處理子模塊，其對(duì)每位誤差碼字進(jìn)行移位求和處理，對(duì)應(yīng)得到每個(gè)高位電容的 真實(shí)失配誤差并保存至寄存器中；在模數(shù)轉(zhuǎn)換器正常工作時(shí)，失配后處理子模塊使所述的 多位數(shù)字碼對(duì)應(yīng)減去每個(gè)高位電容的真實(shí)失配誤差，即得到模數(shù)轉(zhuǎn)換器正確的數(shù)字碼輸出 結(jié)果。8. 根據(jù)權(quán)利要求7所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述的電容失配提取子 模塊對(duì)每個(gè)高位電容的相對(duì)失配誤差電壓進(jìn)行轉(zhuǎn)換的具體過(guò)程如下： (1) 使高位電容陣列、次高位電容陣列以及低位電容陣列中所有電容的上下極板均連 接至共模電壓Vcm; (2) 將差分結(jié)構(gòu)的高位電容Cj下極板分別切換至電源電壓VDD和接地GND，j為自然數(shù)且1 < j SM;對(duì)于高位電容Cj+1~CM和CMd，則將這些電容保持下極板接至共模電壓V?，上極板斷 開； (3) 對(duì)于高位電容Cj+1~CM和CMd，將差分結(jié)構(gòu)的這些電容下極板分別切換至接地GND和 電源電壓VDD; (4) 通過(guò)次高位電容陣列和低位電容陣列中開關(guān)電路的切換操作對(duì)差分結(jié)構(gòu)的關(guān)于高 位電容Cj與余下電容C^ 1~Cm和Cmd相對(duì)失配誤差電壓進(jìn)行逐次比較且使每次比較結(jié)果作為 反饋以控制次高位電容陣列和低位電容陣列中開關(guān)電路的逐次切換;最后將各次比較結(jié)果 組成誤差碼字并保存至寄存器中；返回步驟（1)對(duì)下一高位電容C j+1進(jìn)行切換操作，直至得 到所有高位電容的誤差碼字。9. 根據(jù)權(quán)利要求7所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述的失配后處理子模 塊根據(jù)以下公式對(duì)每位誤差碼字進(jìn)行移位求和處理： d( Ai)=-d(5i)>>2+d(5i-i)>>4+---+d(5i)>>2 i 其中=Cl(S1)和Cl(A1)分別為移位求和處理前后的第i位誤差碼字，(!(δ^)為移位求和處 理前的第i-Ι位誤差碼字，Cl(S1)為移位求和處理前的第1位誤差碼字，i為自然數(shù)且 M;d( Ai)即對(duì)應(yīng)高位電容Ci的真實(shí)失配誤差，Cl(Si)即對(duì)應(yīng)高位電容C i的誤差碼字，>>為 右移運(yùn)算符。10. 根據(jù)權(quán)利要求2所述的逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于:所述模數(shù)轉(zhuǎn)換器最終 輸出的數(shù)字碼位數(shù)為M+N+1且M=N+1。
【文檔編號(hào)】H03M1/10GK105897266SQ201610195852
【公開日】2016年8月24日
【申請(qǐng)日】2016年3月31日
【發(fā)明人】楊小林, 趙夢(mèng)戀, 施鴻波, 來(lái)晨, 吳曉波
【申請(qǐng)人】浙江大學(xué)