一種抗單粒子輻射效應(yīng)的加固鎖存器電路的制作方法
【專利摘要】本發(fā)明公開了一種抗單粒子輻射效應(yīng)的加固鎖存器電路，包括第一傳輸門單元、第二傳輸門單元、施密特反相器、常規(guī)輸入分離反相器、第一輸入分離鐘控反相器、第二輸入分離鐘控反相器、延遲電路和MullerC單元電路。本發(fā)明工作在透明模式時，有效利用施密特反相器的遲滯效應(yīng)和鎖存器內(nèi)部單元的延遲差，通過MullerC單元屏蔽來自組合邏輯單元的SET脈沖；工作在鎖存模式時，通過改進具有自恢復(fù)能力的DICE單元結(jié)構(gòu)，使得任意一個內(nèi)部節(jié)點受到輻射效應(yīng)影響發(fā)生SEU后都能通過其他節(jié)點的狀態(tài)恢復(fù)過來，保證了鎖存器的正確輸出。因此，可以有效地消除輻射效應(yīng)對電路的影響，適用于時鐘門控電路，具有功耗和面積開銷小的優(yōu)點。
【專利說明】
一種抗單粒子輻射效應(yīng)的加固鎖存器電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及微電子集成電路【技術(shù)領(lǐng)域】，尤其涉及一種抗單粒子輻射效應(yīng)的加固鎖存器電路。

【背景技術(shù)】
[0002]集成電路進入到納米級工藝后，隨著半導(dǎo)體工藝尺寸的不斷縮小，供電電壓的不斷降低，導(dǎo)致電路的節(jié)點電容不斷減小，從而使電路節(jié)點的邏輯狀態(tài)發(fā)生翻轉(zhuǎn)所需要的電荷量(臨界電荷)也隨之降低，電路越發(fā)容易受到太空中的重離子、α粒子、中子和質(zhì)子等高能粒子弓I起的單粒子效應(yīng)的影響。
[0003]單粒子效應(yīng)是指高能帶電粒子在穿過微電子器件的靈敏區(qū)時能量沉積，產(chǎn)生大量的電子一空穴對，這些電子空穴對能夠被半導(dǎo)體器件敏感的反偏PN結(jié)所收集，從而使電路節(jié)點發(fā)生瞬態(tài)故障的現(xiàn)象。如果瞬態(tài)故障產(chǎn)生于時序電路中的內(nèi)部狀態(tài)節(jié)點上并造成該節(jié)點的邏輯狀態(tài)翻轉(zhuǎn)，稱為SEU;如果瞬態(tài)故障在組合電路中產(chǎn)生并傳播，稱為SET，若產(chǎn)生的SET被時序單元捕獲也稱SEU。
[0004]在航空航天領(lǐng)域，集成電路長時間工作于高能粒子、宇宙射線大量存在的空間環(huán)境，這對電路的可靠性提出了很高的要求。由于鎖存器是時序電路中使用最多的單元之一，因此，針對鎖存器的抗輻射加固很有現(xiàn)實意義，這直接決定了整個集成電路的抗輻射能力。
[0005]目前，針對鎖存器的抗輻射加固技術(shù)主要從抗SET和抗SEU兩方面進行加固設(shè)計。在抗上游組合邏輯電路傳來的SET方面，主要有兩類鎖存器加固技術(shù):一類是在標(biāo)準(zhǔn)靜態(tài)鎖存器前增加延遲單元和C單元來屏蔽SET，這類加固方案屏蔽SET的能力過度依賴于延遲單元的延遲大??；另一類是通過采用施密特觸發(fā)器所具有的遲滯效應(yīng)來達到屏蔽SET的目的，其優(yōu)點是開銷小，不需要引入額外的延遲單元，但其屏蔽SET脈沖的寬度有限。在鎖存器自身的抗SEU方面，比較經(jīng)典的就是DICE (Dual-1nterlocked storage Cell)加固方案，其優(yōu)點是其內(nèi)部任一節(jié)點發(fā)生SEU都能通過其他節(jié)點恢復(fù)過來。但DICE結(jié)構(gòu)無法屏蔽上游組合邏輯傳播過來的SET，而且隨著半導(dǎo)體工藝的不斷進步，受到較大的能量的輻射粒子影響后其抗SEU性能減弱。因此，針對鎖存器的抗單粒子效應(yīng)方面，綜合以前加固方案中的優(yōu)缺點，提出一種新的具有較小性能開銷的加固鎖存器結(jié)構(gòu)具有重要意義。


【發(fā)明內(nèi)容】

[0006]本發(fā)明目的就是為了彌補已有技術(shù)的缺陷，提供一種抗單粒子輻射效應(yīng)的加固鎖存器電路。
[0007]本發(fā)明是通過以下技術(shù)方案實現(xiàn)的:
一種抗單粒子輻射效應(yīng)的加固鎖存器電路，包括有第一傳輸門單元、第二傳輸門單元、施密特反相器、常規(guī)輸入分離反相器、第一輸入分離鐘控反相器、第二輸入分離鐘控反相器、延遲電路和Muller C單兀電路,第一傳輸門單兀和第二傳輸門單兀的信號輸入端同時與數(shù)據(jù)輸入信號D端口相連接；第一傳輸門單元的輸出分別與施密特反相器的第一信號輸入端in31、常規(guī)輸入分離反相器的第二信號輸入端in42和第一輸入分離鐘控反相器的輸出端out5相連接；第二傳輸門單元的輸出分別與施密特反相器的第二信號輸入端in32、常規(guī)輸入分離反相器的第一信號輸入端in41和第二輸入分離鐘控反相器的輸出端out6相連接；施密特反相器的信號輸出端out3分別與第一輸入分離鐘控反相器的第二信號輸入端in52、第二輸入分離鐘控反相器的第一信號輸入端in61和延遲電路的信號輸入端in7相連接；常規(guī)輸入分離反相器的信號輸出端out4分別與第一輸入分離鐘控反相器的第一信號輸入端in51、第二輸入分離鐘控反相器的第二信號輸入端in62以及Muller C單兀電路的第二信號輸入端in82相連接；延遲電路的信號輸出端out7與Muller C單元電路的第一信號輸入端in81相連接；Muller C單元電路的信號輸出端out8為數(shù)據(jù)輸出端Q端口。
[0008]所述的第一傳輸門單元和第二傳輸門單元均是由一個PMOS管和一個NMOS管構(gòu)成的，所述的兩個MOS管的源極相連作為傳輸門的輸入連接數(shù)據(jù)輸入信號D端口，漏極相連作為傳輸門的輸出端，柵極分別接時鐘控制信號CLK和時鐘控制信號CLKB。
[0009]所述的施密特反相器包括有第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS管MP3、第一 NMOS管麗1、第二 NMOS管麗2、第三NMOS管麗3，第一 PMOS管MPl的源極接外部電源VDD，柵極接施密特反相器的第一信號輸入端in31，漏極接第二 PMOS管MP2的源極和第三PMOS管MP3的漏極；第二 PMOS管源極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極，柵極接施密特反相器的第一信號輸入端in31，漏極作為輸出信號out3端口接第一 NMOS管的漏極、第三PMOS管MP3的柵極和第三NMOS管MN3的柵極；第三PMOS管MP3的源極接外部地信號GND，柵極接第三NMOS管MN3的柵極、第二 PMOS管MP2的漏極和第一 NMOS管麗I的漏極，漏極接第一 PMOS管MPl的漏極和第二 PMOS管MP2的源極；第一 NMOS管源極接第二 NMOS管麗I的漏極和第三NMOS管麗3的漏極，柵極接施密特反相器的第二信號輸入端in32，漏極接第二 PMOS管的漏極、第三PMOS管MP3的柵極和第三NMOS管麗3的柵極；第二 NMOS管麗2的源極接外部地信號GND，柵極接施密特反相器的第二信號輸入端in32，漏極接第一 NMOS管麗I的源極和第三NMOS管麗3的漏極；第三NMOS管麗3的源極接外部電源VDD，柵極接第三PMOS管MP3的柵極、第二 PMOS管MP2的漏極和第一 NMOS管MNl的漏極，漏極接第一 NMOS管MNl的源極和第二 NMOS管MN2的漏極。
[0010]所述的常規(guī)輸入分離反相器包括有第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的源極接外部電源VDD，柵極接常規(guī)輸入分離反相器的第一信號輸入端in41，漏極接第四NMOS管MN4的漏極并連接輸出信號端口 out4 ;第四NMOS管MN4源極接外部地信號GND，柵極接第二信號輸入端in42，漏極接第四PMOS管MP4的漏極。
[0011 ] 所述的第一和第二輸入分離鐘控反相器結(jié)構(gòu)包括有第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5的源極接外部電源VDD，柵極接第一信號輸入端in51，漏極接第六PMOS管MP6的源極；第六PMOS管MP6的源極接第五PMOS管MP5的漏極，柵極接時鐘控制信號CLK，漏極接第五匪OS管麗5的漏極同時作為輸出信號端口 out5 ;第五NMOS管MN5源極接第六NMOS管MN6的漏極，柵極接時鐘控制信號CLKB，漏極接第六PMOS管MP6的漏極；第六NMOS管MN6的源極接外部地信號GND，柵極接第二信號輸入端in52，漏極接第五NMOS管麗5的源極。
[0012]所述的延遲電路包括有第九PMOS管MP9、第十PMOS管MP10、第i^一 PMOS管MPl1、第九NMOS管MN9、第十NMOS管MNlO和第^^一 NMOS管MNl I，第九PMOS管MP9的源極接外部電源VDD，柵極接信號輸入端in7，漏極接第九NMOS管MN9的漏極、第十PMOS管MPlO和第十NMOS管MNlO的源極；第九NMOS管MN9的源極接外部地信號GND，柵極接信號輸入端in7，漏極接第九PMOS管MP9的漏極、第十PMOS管MPlO和第十NMOS管MNlO的源極；第十PMOS管MPlO源極接第十NMOS管MNlO的源極、第九PMOS管MP9和第九NMOS管MN9的漏極，柵極接外部電源VDD，漏極接第十PMOS管MNlO的漏極、第i^一 PMOS管MPll和第i^一 NMOS管MNll的柵極；第十PMOS管MNlO的源極接第十PMOS管MPlO源極、第九PMOS管MP9和第九NMOS管MN9的漏極，柵極接外部地信號GND，漏極接第十PMOS管MNlO的漏極、第i^一PMOS管MPll和第i^一 NMOS管MNll的柵極；第^^一 PMOS管MPll的源極接外部電源VDD，柵極接第i^一 NMOS管MNll的柵極、第十PMOS管MPlO和第十NMOS管MNlO的漏極，漏極接第H^一 NMOS管麗11的漏極作為輸出信號端口 out7 ;第^^一 NMOS管麗11的源極接外部地信號GND，柵極第i^一 PMOS管MPlI的柵極接第i^一 NMOS管MNlI的柵極、第十PMOS管MPlO和第十NMOS管麗10的漏極，漏極接第i^一 PMOS管MPll的漏極。
[0013]所述的Muller C單元電路包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管麗7和第八NMOS管MN8，第七PMOS管MP7的源極接外部電源VDD，柵極接第一信號輸入端in81，漏極接第八PMOS管MP8的源極；第八PMOS管MP8的源極接第七PMOS管MP7的漏極，柵極接第二信號輸入端in82，漏極接第七NMOS管MN7的漏極同時作為輸出信號端口 out8 ；第七NMOS管MN7源極接第八NMOS管MN8的漏極，柵極接第一信號輸入端in81，漏極接第八PMOS管MP8的漏極；第八NMOS管MN8的源極接外部地信號GND，柵極接第二信號輸入端in82，漏極接第七NMOS管麗7的源極。
[0014]本發(fā)明的優(yōu)點是:本發(fā)明工作在透明模式(時鐘信號CLK=1，CLKB=O)時，有效的利用了施密特反相器的濾波特性和鎖存器內(nèi)部單元的延遲差來屏蔽來自上游組合邏輯電路傳播過來的SET脈沖；當(dāng)工作在鎖存模式(時鐘信號CLK=0，CLKB=I)時，施密特反相器、常規(guī)輸入分離反相器、鐘控反相器和鐘控反相器共同構(gòu)成了具有自恢復(fù)能力的數(shù)據(jù)存儲結(jié)構(gòu)，鎖存器內(nèi)部任一節(jié)點出現(xiàn)SEU故障都能夠通過其它節(jié)點的狀態(tài)恢復(fù)過來，克服了一些加固鎖存器不能對SEU免疫的缺點，實現(xiàn)了對鎖存器的全加固；本發(fā)明相對其他的SET/SEU加固鎖存器，采用了時鐘門控技術(shù)，有利于降低整個電路的功耗；本發(fā)明受到高能粒子轟擊發(fā)生SEU后具有快速自恢復(fù)能力，避免了輸入端口 Q長時間保持在高阻抗?fàn)顟B(tài)，能夠有效地降低泄漏電流的充/放電作用對本鎖存器的影響，可以同時適用于低頻和高頻電路中；本發(fā)明在不改變工藝的前提下，大幅度提高了鎖存器抗單粒子翻轉(zhuǎn)效應(yīng)的能力，相對其他加固設(shè)計方案，具有更高的可靠性；同時具有功耗和面積開銷小和設(shè)計成本低的優(yōu)點。由于本發(fā)明提出的鎖存器可以同時很好地抑制SET和SEU效應(yīng)，因此能夠有效的降低電路的軟錯誤率，提高集成電路的可靠性，可以應(yīng)用于航空航天領(lǐng)域。

【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明電路結(jié)構(gòu)示意圖。
[0016]圖2是本發(fā)明的施密特反相器電路結(jié)構(gòu)示意圖。
[0017]圖3是本發(fā)明的常規(guī)輸入分離反相器的電路結(jié)構(gòu)示意圖。
[0018]圖4是本發(fā)明的輸入分離鐘控反相器的電路結(jié)構(gòu)示意圖。
[0019]圖5是本發(fā)明的延遲電路的電路結(jié)構(gòu)示意圖。
[0020]圖6是本發(fā)明的Muller C單元的電路結(jié)構(gòu)示意圖。
[0021]圖7是本發(fā)明的Muller C單元電路的真值表。
[0022]圖8是本發(fā)明所述的鎖存器中成功過濾SET原理圖。

【具體實施方式】
[0023]如圖1所示，一種抗單粒子輻射效應(yīng)的加固鎖存器電路，包括有第一傳輸門單元
1、第二傳輸門單兀2、施密特反相器3、常規(guī)輸入分離反相器4、第一輸入分離鐘控反相器5、第二輸入分離鐘控反相器6、延遲電路7和Muller C單元電路8，第一傳輸門單元I和第二傳輸門單兀2的信號輸入端同時與數(shù)據(jù)輸入信號D端口相連接；第一傳輸門單兀I的輸出分別與施密特反相器3的第一信號輸入端in31、常規(guī)輸入分離反相器4的第二信號輸入端in42和第一輸入分離鐘控反相器5的輸出端out5相連接；第二傳輸門單兀2的輸出分別與施密特反相器3的第二信號輸入端in32、常規(guī)輸入分離反相器4的第一信號輸入端in41和第二輸入分離鐘控反相器6的輸出端out6相連接；施密特反相器3的信號輸出端out3分別與第一輸入分離鐘控反相器5的第二信號輸入端in52、第二輸入分離鐘控反相器6的第一信號輸入端in61和延遲電路7的信號輸入端in7相連接；常規(guī)輸入分離反相器4的信號輸出端out4分別與第一輸入分離鐘控反相器5的第一信號輸入端in51、第二輸入分離鐘控反相器6的第二信號輸入端in62以及Muller C單兀電路8的第二信號輸入端in82相連接；延遲電路?的信號輸出端out7與Muller C單元電路8的第一信號輸入端in81相連接；Muller C單元電路8的信號輸出端out8為數(shù)據(jù)輸出端Q端口。
[0024]所述的第一傳輸門單元I和第二傳輸門單元2均是由一個PMOS管和一個NMOS管構(gòu)成的，所述的兩個MOS管的源極相連作為傳輸門的輸入連接數(shù)據(jù)輸入信號D端口，漏極相連作為傳輸門的輸出端，柵極分別接時鐘控制信號CLK和時鐘控制信號CLKB。
[0025]如圖2所示，所述的施密特反相器3包括有第一 PMOS管MP1、第二 PMOS管MP2、第三 PMOS 管 MP3、第一 NMOS 管 MN1、第二 NMOS 管 MN2、第三 NMOS 管 MN3，第一 PMOS 管 MPl 的源極接外部電源VDD，柵極接施密特反相器的第一信號輸入端in31，漏極接第二 PMOS管MP2的源極和第三PMOS管MP3的漏極；第二 PMOS管源極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極，柵極接施密特反相器的第一信號輸入端in31，漏極作為輸出信號out3端口接第一 NMOS管的漏極、第三PMOS管MP3的柵極和第三NMOS管MN3的柵極；第三PMOS管MP3的源極接外部地信號GND，柵極接第三NMOS管MN3的柵極、第二 PMOS管MP2的漏極和第一 NMOS管MNl的漏極，漏極接第一 PMOS管MPl的漏極和第二 PMOS管MP2的源極；第一NMOS管源極接第二 NMOS管MNl的漏極和第三NMOS管MN3的漏極，柵極接施密特反相器的第二信號輸入端in32，漏極接第二 PMOS管的漏極、第三PMOS管MP3的柵極和第三NMOS管MN3的柵極；第二 NMOS管MN2的源極接外部地信號GND，柵極接施密特反相器的第二信號輸入端in32，漏極接第一 NMOS管麗I的源極和第三NMOS管麗3的漏極；第三NMOS管麗3的源極接外部電源VDD，柵極接第三PMOS管MP3的柵極、第二 PMOS管MP2的漏極和第一 NMOS管MNl的漏極，漏極接第一 NMOS管MNl的源極和第二 NMOS管MN2的漏極。
[0026]如圖3所示，所述的常規(guī)輸入分離反相器4包括有第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的源極接外部電源VDD，柵極接常規(guī)輸入分離反相器的第一信號輸入端in41，漏極接第四NMOS管MN4的漏極并連接輸出信號端口 out4 ;第四NMOS管MN4源極接外部地信號GND，柵極接第二信號輸入端in42，漏極接第四PMOS管MP4的漏極。
[0027]如圖4所示，所述的第一 5和第二輸入分離鐘控反相器6均包括有第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5的源極接外部電源VDD，柵極接第一信號輸入端in51，漏極接第六PMOS管MP6的源極；第六PMOS管MP6的源極接第五PMOS管MP5的漏極，柵極接時鐘控制信號CLK，漏極接第五NMOS管麗5的漏極同時作為輸出信號端口 out5 ;第五NMOS管MN5源極接第六NMOS管MN6的漏極，柵極接時鐘控制信號CLKB，漏極接第六PMOS管MP6的漏極；第六NMOS管MN6的源極接外部地信號GND，柵極接第二信號輸入端in52，漏極接第五NMOS管MN5的源極。
[0028]如圖5所示，所述的延遲電路7包括有第九PMOS管MP9、第十PMOS管MP1、第i^一PMOS 管 MP11、第九 NMOS 管 MN9、第十 NMOS 管 MNlO 和第^^一 NMOS 管 MNl I，第九 PMOS 管 MP9的源極接外部電源VDD，柵極接信號輸入端in7，漏極接第九NMOS管MN9的漏極、第十PMOS管MPlO和第十NMOS管麗10的源極；第九NMOS管MN9的源極接外部地信號GND，柵極接信號輸入端in7，漏極接第九PMOS管MP9的漏極、第十PMOS管MPlO和第十NMOS管麗10的源極；第十PMOS管MPlO源極接第十NMOS管MNlO的源極、第九PMOS管MP9和第九NMOS管MN9的漏極，柵極接外部電源VDD，漏極接第十PMOS管MNlO的漏極、第i^一 PMOS管MPll和第H^一 NMOS管MNlI的柵極；第十PMOS管MNlO的源極接第十PMOS管MPlO源極、第九PMOS管MP9和第九NMOS管MN9的漏極，柵極接外部地信號GND，漏極接第十PMOS管麗10的漏極、第i^一 PMOS管MPll和第i^一 NMOS管MNlI的柵極；第^^一 PMOS管MPlI的源極接外部電源VDD，柵極接第i^一 NMOS管MNll的柵極、第十PMOS管MPlO和第十NMOS管MNlO的漏極，漏極接第i^一 NMOS管麗11的漏極作為輸出信號端口 out7 ;第^^一 NMOS管麗11的源極接外部地信號GND，柵極第i^一 PMOS管MPll的柵極接第i^一 NMOS管MNll的柵極、第十PMOS管MPlO和第十NMOS管MNlO的漏極，漏極接第i^一 PMOS管MPll的漏極。
[0029]如圖6所示，所述的Muller C單元電路8包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管MN7和第八NMOS管MN8，第七PMOS管MP7的源極接外部電源VDD，柵極接第一信號輸入端in81，漏極接第八PMOS管MP8的源極；第八PMOS管MP8的源極接第七PMOS管MP7的漏極，柵極接第二信號輸入端in82，漏極接第七NMOS管MN7的漏極同時作為輸出信號端口 out8 ;第七NMOS管MN7源極接第八NMOS管MN8的漏極，柵極接第一信號輸入端in81，漏極接第八PMOS管MP8的漏極；第八NMOS管MN8的源極接外部地信號GND，柵極接第二信號輸入端in82，漏極接第七NMOS管麗7的源極。Muller C單元的工作原理是如圖7中的真值表所示:兩個輸入信號in81、in82相同時，其邏輯功能相當(dāng)于反相器，如果輸入in81、in82不同時，輸出仍然保持原來的狀態(tài)。
[0030]在本發(fā)明鎖存器結(jié)構(gòu)中，當(dāng)時鐘信號CLK=1，CLKB=O時，該鎖存器工作在透明模式，有SET屏蔽能力；當(dāng)時鐘信號CLK=0，CLKB=I時，該鎖存器工作在鎖存模式，具有SEU屏蔽能力。下面將對本發(fā)明的鎖存器正常工作時的容錯原理進行詳細描述。
[0031]本發(fā)明產(chǎn)品過濾SET的原理如下:
如附圖一所示，當(dāng)CLK為高，CLKB為低時，鎖存器工作在透明模式。此時第一傳輸門單元I和第二傳輸門單元2打開，第一輸入分離鐘控反相器5和第二輸入分離鐘控反相器6都處于關(guān)閉狀態(tài)。定義延遲電路7單元的輸出和Muller C單元8的第一輸入信號端口in81之間的節(jié)點為nodel，定義常規(guī)輸入分離反相器4的輸出和Muller C單元8的第二輸入信號端口 in82之間的節(jié)點為node2。輸入信號D直接通過第一傳輸門單兀1、第二傳輸門單元2分成兩條傳輸路徑，分別是:路徑a (D—〉第一傳輸門單元I一〉施密特反相器3電路一〉延遲電路7—〉nodel)和路徑b (D—〉第二傳輸門單元2—〉常規(guī)輸入分離反相器4一>node2)0接著將節(jié)點nodel和節(jié)點node2分別連接到Muller C單元電路8的第一信號輸入端in81和第二信號輸入端in82,最后,輸出信號Q。
[0032]參見圖8，設(shè)本發(fā)明的信號輸入端，即在傳輸門單元I和2的信號輸入端(D端口)輸入信號的值為“1”，那么節(jié)點nodel和node2初始值為“O”。若此時鎖存器上游組合邏輯受到高能粒子的影響，產(chǎn)生一個負瞬態(tài)脈沖，此瞬態(tài)脈沖將沿著組合路徑傳播到鎖存器的數(shù)據(jù)信號輸入D端口，如附圖8所示，脈沖記作Tset,寬度為(Vt1X在傳輸路徑a上有效的利用了 Schmitt觸發(fā)器的遲滯效應(yīng)對SET脈沖的屏蔽效應(yīng)和延遲單元所具有的延遲效應(yīng)，使得該瞬態(tài)脈沖Tset到達nodel節(jié)點的要經(jīng)過(^t1)長的延遲時間，記為Tllelayl ;在傳輸路徑b上數(shù)據(jù)信號只經(jīng)過第二傳輸門單元2和常規(guī)輸入分離反相器4，使得瞬態(tài)脈沖Tset到達node2節(jié)點要經(jīng)過U2I1)長的延遲時間，記為TDelay2。這樣，由于輸入數(shù)據(jù)信號沿著鎖存器內(nèi)部單元中兩條不同路徑a、b傳播，導(dǎo)致瞬態(tài)脈沖信號Tset到達Muller C單元的時間不同。并且滿足在路徑a上的延遲大于路徑b上的延遲加上瞬態(tài)脈沖Tset的寬度，即TDelay2+TSET < Tllelayl。這樣在時間間隔(t2，t4)和(t5，t6)內(nèi)，節(jié)點nodel和節(jié)點node2的狀態(tài)不同，根據(jù)Muller C單元的特性(圖6,圖7),當(dāng)Muller C單元接收到的兩路輸入值不相同時，即來自于第一節(jié)點nodel的信號值和來自于第二節(jié)點node2的信號值不同時，其信號輸出端(out)保持之前的數(shù)值“I”向外輸出，從而將來自組合邏輯單元的SET瞬態(tài)脈沖成功過濾掉。
[0033]本發(fā)明產(chǎn)品過濾SEU的原理如下:
如附圖1所示，當(dāng)CLK為低，CLKB為高時，鎖存器工作在鎖存模式。此時第一傳輸門單兀I和第二傳輸門單兀2關(guān)閉,第一輸入分離鐘控反相器5和第二輸入分離鐘控反相器6處于打開狀態(tài)。根據(jù)附圖1所示，定義第一傳輸門單元I的輸出和施密特反相器3的第一輸入信號端口 in31之間的節(jié)點為node3,定義第二傳輸門單兀2的輸出和常規(guī)輸入分離反相器4的第一輸入信號端口 in41之間的節(jié)點為node4,定義施密特反相器3的輸出信號端口 out3和延遲電路7的輸入信號端口 in7之間的節(jié)點為node5。
[0034]本發(fā)明的鎖存器工作在鎖存模式時，第一輸入分離鐘控反相器5、第二輸入分離鐘控反相器6、施密特反相器3和常規(guī)輸入分離反相器4構(gòu)成改進后的DICE單元結(jié)構(gòu)。由于DICE單元采用冗余的加固思想，其內(nèi)部包含狀態(tài)節(jié)點和恢復(fù)節(jié)點，當(dāng)狀態(tài)節(jié)點受到粒子轟擊導(dǎo)致SEU時，可以通過恢復(fù)節(jié)點的狀態(tài)恢復(fù)過來。在本發(fā)明鎖存器中，node2節(jié)點、node3節(jié)點、node4節(jié)點和node5節(jié)點互為狀態(tài)節(jié)點和恢復(fù)節(jié)點，其中任一節(jié)點受到福射效應(yīng)的影響發(fā)生SEU后都可以通過其他節(jié)點的狀態(tài)恢復(fù)過來，最后通過保護門Mul Ier C單元保證鎖存器正確的輸出。
[0035]綜上所述，本發(fā)明所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路具有很好地抗單粒子翻轉(zhuǎn)和單粒子瞬態(tài)脈沖的能力。即工作在透明模式時，有效的利用了施密特反相器的遲滯效應(yīng)和鎖存器內(nèi)部單元的延遲差，通過Muller C單元很好地屏蔽了來自上游組合邏輯單元傳來的單粒子瞬態(tài)脈沖；工作在鎖存模式時，通過改進了具有自恢復(fù)能力的DICE單元結(jié)構(gòu)，使得本發(fā)明的鎖存器中任意一個內(nèi)部節(jié)點受到輻射效應(yīng)影響發(fā)生單粒子翻轉(zhuǎn)后都能通過其他節(jié)點的狀態(tài)恢復(fù)過來，保證了鎖存器的正確輸出。因此，本發(fā)明的鎖存器可以有效地消除輻射對電路的影響，具有較好的抗輻射性能，且可以適用于時鐘門控電路，同時具有功耗和面積開銷小的優(yōu)點。
【權(quán)利要求】
1.一種抗單粒子福射效應(yīng)的加固鎖存器電路，其特征在于:包括有第一傳輸門單兀、第二傳輸門單兀、施密特反相器、常規(guī)輸入分離反相器、第一輸入分離鐘控反相器、第二輸入分離鐘控反相器、延遲電路和Muller C單元電路，第一傳輸門單元和第二傳輸門單元的信號輸入端同時與數(shù)據(jù)輸入信號D端口相連接；第一傳輸門單兀的輸出分別與施密特反相器的第一信號輸入端in31、常規(guī)輸入分離反相器的第二信號輸入端in42和第一輸入分離鐘控反相器的輸出端out5相連接；第二傳輸門單元的輸出分別與施密特反相器的第二信號輸入端in32、常規(guī)輸入分離反相器的第一信號輸入端in41和第二輸入分離鐘控反相器的輸出端out6相連接；施密特反相器的信號輸出端out3分別與第一輸入分離鐘控反相器的第二信號輸入端in52、第二輸入分離鐘控反相器的第一信號輸入端in61和延遲電路的信號輸入端in7相連接；常規(guī)輸入分離反相器的信號輸出端out4分別與第一輸入分離鐘控反相器的第一信號輸入端in51、第二輸入分離鐘控反相器的第二信號輸入端in62以及Muller C單元電路的第二信號輸入端in82相連接；延遲電路的信號輸出端out7與MullerC單元電路的第一信號輸入端in81相連接；Muller C單元電路的信號輸出端out8為數(shù)據(jù)輸出端Q端口。
2.根據(jù)權(quán)利要求1所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路，其特征在于:所述的第一傳輸門單元和第二傳輸門單元均是由一個PMOS管和一個NMOS管構(gòu)成的，所述的兩個MOS管的源極相連作為傳輸門的輸入連接數(shù)據(jù)輸入信號D端口，漏極相連作為傳輸門的輸出端，柵極分別接時鐘控制信號CLK和時鐘控制信號CLKB。
3.根據(jù)權(quán)利要求1所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路，其特征在于:所述的施密特反相器包括有第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第一 NMOS管麗1、第二 NMOS管麗2、第三NMOS管麗3，第一 PMOS管MPl的源極接外部電源VDD，柵極接施密特反相器的第一信號輸入端in31，漏極接第二 PMOS管MP2的源極和第三PMOS管MP3的漏極；第二 PMOS管源極接第一 PMOS管MPl的漏極和第三PMOS管MP3的漏極，柵極接施密特反相器的第一信號輸入端in31,漏極作為輸出信號out3端口接第一 NMOS管的漏極、第三PMOS管MP3的柵極和第三NMOS管MN3的柵極；第三PMOS管MP3的源極接外部地信號GND,柵極接第三NMOS管MN3的柵極、第二 PMOS管MP2的漏極和第一 NMOS管MNl的漏極，漏極接第一 PMOS管MPl的漏極和第二 PMOS管MP2的源極；第一 NMOS管源極接第二 NMOS管MNl的漏極和第三NMOS管MN3的漏極，柵極接施密特反相器的第二信號輸入端in32，漏極接第二 PMOS管的漏極、第三PMOS管MP3的柵極和第三NMOS管MN3的柵極；第二 NMOS管MN2的源極接外部地信號GND，柵極接施密特反相器的第二信號輸入端in32，漏極接第一NMOS管MNl的源極和第三NMOS管MN3的漏極；第三NMOS管MN3的源極接外部電源VDD，柵極接第三PMOS管MP3的柵極、第二 PMOS管MP2的漏極和第一 NMOS管MNl的漏極，漏極接第一 NMOS管MNl的源極和第二 NMOS管MN2的漏極。
4.根據(jù)權(quán)利要求1所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路，其特征在于:所述的常規(guī)輸入分離反相器包括有第四PMOS管MP4和第四NMOS管MN4，第四PMOS管MP4的源極接外部電源VDD，柵極接常規(guī)輸入分離反相器的第一信號輸入端in41，漏極接第四NMOS管MN4的漏極并連接輸出信號端口 out4 ;第四NMOS管MN4源極接外部地信號GND，柵極接第二信號輸入端in42，漏極接第四PMOS管MP4的漏極。
5.根據(jù)權(quán)利要求1所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路，其特征在于:所述的第一和第二輸入分離鐘控反相器結(jié)構(gòu)包括有第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5和第六NMOS管MN6，第五PMOS管MP5的源極接外部電源VDD，柵極接第一信號輸入端in51，漏極接第六PMOS管MP6的源極；第六PMOS管MP6的源極接第五PMOS管MP5的漏極，柵極接時鐘控制信號CLK，漏極接第五NMOS管麗5的漏極同時作為輸出信號端口out5 ;第五NMOS管MN5源極接第六NMOS管MN6的漏極，柵極接時鐘控制信號CLKB，漏極接第六PMOS管MP6的漏極；第六NMOS管MN6的源極接外部地信號GND，柵極接第二信號輸入端in52，漏極接第五NMOS管MN5的源極。
6.根據(jù)權(quán)利要求1所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路，其特征在于:所述的延遲電路包括有第九PMOS管MP9、第十PMOS管MP10、第i^一 PMOS管MPl1、第九NMOS管MN9、第十NMOS管MNlO和第^^一 NMOS管MNl I，第九PMOS管MP9的源極接外部電源VDD，柵極接信號輸入端in7，漏極接第九NMOS管MN9的漏極、第十PMOS管MPlO的源極和第十NMOS管麗10的源極；第九NMOS管MN9的源極接外部地信號GND，柵極接信號輸入端in7，漏極接第九PMOS管MP9的漏極、第十PMOS管MPlO和第十NMOS管麗10的源極；第十PMOS管MPlO源極接第十NMOS管麗10的源極、第九PMOS管MP9的漏極和第九NMOS管MN9的漏極，柵極接外部電源VDD，漏極接第十PMOS管麗10的漏極、第i^一 PMOS管MPll的柵極和第i^一 NMOS管MNll的柵極；第十PMOS管MNlO的源極接第十PMOS管MPlO源極、第九PMOS管MP9的漏極和第九NMOS管MN9的漏極，柵極接外部地信號GND，漏極接第十PMOS管麗10的漏極、第i^一 PMOS管MPll的柵極和第i^一 NMOS管MNll的柵極；第^^一 PMOS管MPll的源極接外部電源VDD，柵極接第i^一 NMOS管麗11的柵極、第十PMOS管MPlO的漏極和第十NMOS管麗10的漏極，漏極接第i^一 NMOS管麗11的漏極作為輸出信號端口 out7 ;第^^一NMOS管MNll的源極接外部地信號GND，柵極第i^一 PMOS管MPll的柵極接第i^一 NMOS管MNll的柵極、第十PMOS管MPlO的漏極和第十NMOS管MNlO的漏極，漏極接第i^一 PMOS管MPll的漏極。
7.根據(jù)權(quán)利要求1所述的一種抗單粒子輻射效應(yīng)的加固鎖存器電路，其特征在于:所述的Muller C單元電路包括第七PMOS管MP7、第八PMOS管MP8、第七NMOS管麗7和第八NMOS管MN8，第七PMOS管MP7的源極接外部電源VDD，柵極接第一信號輸入端in81，漏極接第八PMOS管MP8的源極；第八PMOS管MP8的源極接第七PMOS管MP7的漏極，柵極接第二信號輸入端in82，漏極接第七NMOS管麗7的漏極同時作為輸出信號端口 out8 ;第七NMOS管MN7源極接第八NMOS管MN8的漏極，柵極接第一信號輸入端in81，漏極接第八PMOS管MP8的漏極；第八NMOS管MN8的源極接外部地信號GND，柵極接第二信號輸入端in82，漏極接第七NMOS管MN7的源極。
【文檔編號】H03K3/3565GK104202037SQ201410412231
【公開日】2014年12月10日 申請日期:2014年8月20日 優(yōu)先權(quán)日:2014年8月20日
【發(fā)明者】梁華國, 王志, 黃正峰, 蔣翠云, 閆愛斌, 易茂祥, 吳悠然 申請人:合肥工業(yè)大學(xué)