一種抗單粒子翻轉(zhuǎn)與瞬態(tài)效應延時可調(diào)鎖存器的制造方法
【專利摘要】本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)與瞬態(tài)效應延時可調(diào)鎖存器，該鎖存器包括第一延時單元、第二延時單元、第一鎖存單元、第二鎖存單元和第三鎖存單元。本發(fā)明通過調(diào)節(jié)延時單元偏置電壓可分別改變第一延時單元與第二延時單元的延時，從而改變鎖存器數(shù)據(jù)信號的建立時間，有效降低、甚至避免因發(fā)生在輸入數(shù)據(jù)信號通路中的單粒子瞬態(tài)效應而引起的錯誤數(shù)據(jù)鎖存；本發(fā)明通過引入冗余存儲節(jié)點，在一個節(jié)點翻轉(zhuǎn)時可以通過反饋從另外兩個鎖存單元恢復該節(jié)點電壓。綜上，本發(fā)明可在普通商用工藝條件下實現(xiàn)抗單粒子翻轉(zhuǎn)，并通過可調(diào)延時單元改變鎖存器建立時間，使數(shù)據(jù)路徑上的瞬態(tài)效應得到有效抑制。
【專利說明】一種抗單粒子翻轉(zhuǎn)與瞬態(tài)效應延時可調(diào)鎖存器
【技術(shù)領域】
[0001]本發(fā)明屬于集成電路設計加固領域，尤其涉及一種可有效防止單粒子翻轉(zhuǎn)及瞬態(tài)效應的高性能鎖存器。
【背景技術(shù)】
[0002]隨著空間技術(shù)、核技術(shù)和戰(zhàn)略武器的發(fā)展，各種電子設備已經(jīng)廣泛應用于人造衛(wèi)星、宇宙飛船、運載火箭、遠程導彈和核武器控制系統(tǒng)中。構(gòu)成電子設備的電子元器件不可避免的要處于輻射環(huán)境中，由于半導體技術(shù)的迅猛發(fā)展，航天器用半導體器件的集成度不斷提高，特征尺寸越來越小，工作電壓越來越低，相應地，臨界電荷也越來越小，單粒子效應越來越容易發(fā)生。鎖存器作為這些電子控制系統(tǒng)的基本指令存儲器件，其抗輻照性能尤為重要，因為該器件中保存的數(shù)據(jù)一旦出錯，將直接導致系統(tǒng)失效。單粒子效應是指高能帶電粒子在穿過微電子器件的靈敏區(qū)時，沉積能量，產(chǎn)生足夠數(shù)量的電荷，這些電荷被器件電極收集后，造成器件邏輯狀態(tài)的非正常改變或器件損壞，它是一種隨機效應。除了空間高能粒子以外，各種核輻射、電磁輻射環(huán)境也是產(chǎn)生單粒子效應的主要原因。
[0003]單粒子翻轉(zhuǎn)與瞬態(tài)效應是輻照環(huán)境下集成電路最常見的兩種單粒子效應，它會導致存儲單元中數(shù)據(jù)錯誤，因此加固存儲單元成為空間電子器件應用需要解決的至關重要的問題，圖1是現(xiàn)有技術(shù)中未進行加固的普通鎖存器，當電路工作在鎖存狀態(tài)，節(jié)點nl，n2和n3中任意一個節(jié)點遭受重離子轟擊發(fā)生翻轉(zhuǎn)并通過另外兩個節(jié)點形成反饋通路，則錯誤數(shù)據(jù)將會得到保存，即發(fā)生單粒子翻轉(zhuǎn)。目前常見的加固手段主要有以下兩種:
[0004]工藝加固:工藝加固是指使用特殊的工藝流程和不同的工藝參數(shù)從而使器件具有良好的抗福射特性，例如通過采用SOI (Silicon on Insulator)工藝,SOI工藝采用全介質(zhì)隔離技術(shù)，可以有效減小重離子軌跡上的電荷收集，從而達到提高抗單粒子翻轉(zhuǎn)性能的目的，但SOI工藝成本高，可選擇的工藝線少，集成度通常落后商用工藝。
[0005]設計加固:相對于工藝加固，設計加固技術(shù)具有兩個最大的優(yōu)點。一是不需要新的工藝或新的掩模；二是在提高抗單粒子翻轉(zhuǎn)能力的同時不會明顯增加單元的寫入時間。抗單粒子翻轉(zhuǎn)采用設計加固是最合適的選擇，設計加固可以使用較先進商用工藝生產(chǎn)線，相對特殊工藝成本大大降低，集成度更高，電子器件的速度更快，功耗更低。隨著半導體技術(shù)發(fā)展，目前常用的加固結(jié)構(gòu)能在不同層次抵抗單粒子翻轉(zhuǎn):電阻加固的方法是通過引入反饋電阻增加了反饋時間，從而提高單元的抗單粒子翻轉(zhuǎn)能力，這一方法在早期大量使用，其最大的缺點是降低了寫速度，尤其是在低溫條件下。針對電阻加固的缺點1991年Whit等人、1992年Liu等人、2005年Haddad等人分別提出了各種抗單粒子翻轉(zhuǎn)加固結(jié)構(gòu)(可參見文獻:[I] S.E.Kerns, and B.D.Shafer, “The Design of Radiation-HardenedIts for Space，，，A Compendium of Approaches Proceedings of the IEEE, Vol76 (11),November 1988, pp.1470-1508.[2] S.Wllitaker, J.Canaris, and K.Liu, iiSEU HardenedMemory Cells for a CCSDS Reed Solonm Encoder，，，IEEE Trans.Nucl.Sc1., Vol38 (6),1991,pp.1471-1477.[3]M.N.Liu,and S.WlIitaker,“Low Power SEU Immune CMOS MemoryCircuits”，IEEE Trans.Nucl.Sc1.，Vol39 (6)，1992，pp.1679-1684.[4]N.Haddad, et al,“Design Considerations for Next Generation Radiation Hardened SRAMs for SpaceApplications”，IEEE Conference on Aerospace, 2005, pp.1-6)。在相同條件下，Whit 的結(jié)構(gòu)靜態(tài)電流大；Liu結(jié)構(gòu)管子數(shù)較多,連接關系復雜,面積代價大；Haddad的結(jié)構(gòu)敏感節(jié)點多，容易翻轉(zhuǎn)，不容易修復。
[0006]目前的抗輻照加固常用方案中，工藝加固可以有效減小單粒子軌跡上的電荷收集，但造價昂貴，可選擇的工藝線少，集成度通常比商用工藝落后三代；各種設計加固方案中，有的翻轉(zhuǎn)不容易恢復或翻轉(zhuǎn)恢復時間長，有的面積開銷大，有的靜態(tài)電流大，而且上述各種加固結(jié)構(gòu)均不具備抗單粒子瞬態(tài)效應的能力。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題在于克服現(xiàn)有技術(shù)不足，提供一種綜合考慮面積、速度、功耗與抗單粒子翻轉(zhuǎn)及瞬態(tài)效應的高性能鎖存器，能夠滿足抗單粒子翻轉(zhuǎn)指標的同時保持較快的讀寫速度，較快的翻轉(zhuǎn)恢復時間，較低的功耗，可以使用普通的商用工藝線。
[0008]本發(fā)明提供的一種抗單粒子翻轉(zhuǎn)與瞬態(tài)效應延時可調(diào)鎖存器包括:第一延時單元、第二延時單元、第一鎖存單元、第二鎖存單元和第三鎖存單元，其中:
[0009]所述第一延時單元連接鎖存器數(shù)據(jù)信號輸入端D，其輸出作為所述第一鎖存單元的數(shù)據(jù)輸入，用于調(diào)節(jié)鎖存器輸入數(shù)據(jù)信號的建立時間以降低單粒子瞬態(tài)效應影響；
[0010]所述第二延時單元也連接鎖存器數(shù)據(jù)信號輸入端D，其輸出作為所述第二鎖存單元的數(shù)據(jù)輸入，用于調(diào)節(jié)鎖存器輸入數(shù)據(jù)信號的建立時間以降低單粒子瞬態(tài)效應影響；
[0011]所述第一鎖存單元連接所述第一延時單元的輸出端D1，第一鎖存單元的數(shù)據(jù)由第一鎖存單元與第二鎖存單元的共同輸出n4，第三鎖存單元的輸出Q及第二鎖存單元的輸出n2提供的偏置得到保持；
[0012]所述第二鎖存單元連接所述第二延時單元的輸出端D2，第二鎖存單元的數(shù)據(jù)由第一鎖存單元與第二鎖存單元的共同輸出n4，第三鎖存單元的輸出Q及第一鎖存單元的輸出nl提供的偏置得到保持；
[0013]所述第三鎖存單元連接鎖存器數(shù)據(jù)信號輸入端D，第三鎖存單元的數(shù)據(jù)由第一鎖存單元的輸出nl及第二鎖存單元的輸出n2提供的偏置得到保持；
[0014]當所述第一鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第二鎖存單元和第三鎖存單元通過反饋將第一鎖存單元敏感點的存儲值恢復，當所述第二鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第一鎖存單元和第三鎖存單元通過反饋將第二鎖存單元敏感點的存儲值恢復，當所述第三鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第一鎖存單元和第二鎖存單元通過反饋將第三鎖存單元敏感點的存儲值恢復。
[0015]本發(fā)明通過調(diào)節(jié)第一延時單元與第二延時單元的偏置電壓可以改變鎖存器輸入數(shù)據(jù)信號的建立時間，因此通過調(diào)整延時的大小可有效降低、甚至避免因發(fā)生在輸入數(shù)據(jù)信號通路中的單粒子瞬態(tài)效應而引起的錯誤數(shù)據(jù)鎖存。當所述第一鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第二鎖存單元和第三鎖存單元通過反饋將所述第一鎖存單元敏感點的存儲值恢復，當所述第二鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第一鎖存單元和第三鎖存單元通過反饋將第二鎖存單元敏感點的存儲值恢復，當所述第三鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第一鎖存單元和第二鎖存單元通過反饋將第三鎖存單元敏感點的存儲值恢復。
[0016]本發(fā)明所提供的抗單粒子翻轉(zhuǎn)與瞬態(tài)效應高性能鎖存器，通過可調(diào)延時單元的延時改變鎖存器數(shù)據(jù)建立時間，當單粒子瞬態(tài)脈寬小于建立時間時，數(shù)據(jù)路徑上的瞬態(tài)效應將得到抑制。引入冗余存儲節(jié)點，一個節(jié)點發(fā)生翻轉(zhuǎn)后可通過其它節(jié)點反饋恢復翻轉(zhuǎn)節(jié)點電平，采用商用工藝，降低制造成本，同時鎖存器的靜態(tài)電流小且有較快翻轉(zhuǎn)恢復時間。
【專利附圖】

【附圖說明】
[0017]圖1是現(xiàn)有技術(shù)中的鎖存器的電路原理圖；
[0018]圖2是根據(jù)本發(fā)明一實施例的采用設計加固的鎖存器的電路原理圖。
【具體實施方式】
[0019]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。
[0020]本發(fā)明實施例中，在普通工藝條件下，在鎖存器中引入冗余存儲節(jié)點，當鎖存器中一個鎖存單元中節(jié)點翻轉(zhuǎn)時可以通過另外兩個鎖存單元反饋從其他節(jié)點恢復該節(jié)點電壓。
[0021]圖2給出了根據(jù)本發(fā)明一實施例的采用設計加固的鎖存器的電路原理圖。請參照圖2，所述鎖存器包括:第一延時單元、第二延時單元、第一鎖存單元、第二鎖存單元和第三鎖存單元，其中:
[0022]所述第一延時單元連接鎖存器數(shù)據(jù)信號輸入端D，其輸出作為所述第一鎖存單元的數(shù)據(jù)輸入，用于調(diào)節(jié)鎖存器輸入數(shù)據(jù)信號的建立時間以降低單粒子瞬態(tài)效應影響；
[0023]所述第二延時單元也連接鎖存器數(shù)據(jù)信號輸入端D，其輸出作為所述第二鎖存單元的數(shù)據(jù)輸入，用于調(diào)節(jié)鎖存器輸入數(shù)據(jù)信號的建立時間以降低單粒子瞬態(tài)效應影響；
[0024]所述第一鎖存單元連接所述第一延時單元的輸出端D1，第一鎖存單元的數(shù)據(jù)由第一鎖存單元與第二鎖存單元的共同輸出n4，第三鎖存單元的輸出Q及第二鎖存單元的輸出n2提供的偏置得到保持；
[0025]所述第二鎖存單元連接所述第二延時單元的輸出端D2，第二鎖存單元的數(shù)據(jù)由第一鎖存單元與第二鎖存單元的共同輸出n4，第三鎖存單元的輸出Q及第一鎖存單元的輸出nl提供的偏置得到保持；
[0026]所述第三鎖存單元連接鎖存器數(shù)據(jù)信號輸入端D，第三鎖存單元的數(shù)據(jù)由第一鎖存單元的輸出nl及第二鎖存單元的輸出n2提供的偏置得到保持；
[0027]所述鎖存器工作時，第一時鐘信號與第二時鐘信號互為反相。通過調(diào)節(jié)延時單元偏置電壓可以分別改變第一延時單元與第二延時單元的延時，從而改變鎖存器數(shù)據(jù)信號的建立時間，因此通過調(diào)整延時的大小可有效降低，甚至避免因發(fā)生在輸入數(shù)據(jù)信號通路中的單粒子瞬態(tài)效應而引起的錯誤數(shù)據(jù)鎖存。當?shù)谝绘i存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由第二鎖存單元和第三鎖存單元通過反饋將第一鎖存單元敏感點的存儲值恢復；當?shù)诙i存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由第一鎖存單元和第三鎖存單元通過反饋將第二鎖存單元敏感點的存儲值恢復；當?shù)谌i存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由第一鎖存單元和第二鎖存單元通過反饋將第三鎖存單元敏感點的存儲值恢復。[0028]進一步地，所述第一延時單元包括:PM0S管PU PMOS管P2、PMOS管P16、NMOS管附、匪05管吧、匪05管附6，其中:
[0029]PMOS管Pl與PMOS管P2的源極均連接PMOS管P16的漏極，PMOS管P16的源極連接至電源，PMOS管P16的柵極連接第一偏置電壓輸入端Vpl ；
[0030]PMOS管Pl的柵極連接NMOS管NI的柵極和鎖存器數(shù)據(jù)信號輸入端D，PMOS管Pl的漏極連接PMOS管P2的柵極、NMOS管NI的漏極和NMOS管N2的柵極；
[0031]PMOS管P2的漏極連接NMOS管N2的漏極并作為第一鎖存單元的數(shù)據(jù)信號輸入端Dl ；
[0032]NMOS管NI與NMOS管N2的源極均連接NMOS管N16的漏極，NMOS管N16的源極連接至地，NMOS管N16的柵極連接至第二偏置電壓輸入端Vnl。
[0033]所述第一鎖存單元包括:PM0S管P3、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、PMOS 管 P10、NMOS 管 N8，其中:
[0034]PMOS管P3的源極連接第一延時單元數(shù)據(jù)輸出端Dl，PMOS管P3的柵極連接第一時鐘信號輸入端CK，PMOS管P3的漏極連接PMOS管P6的柵極、PMOS管P8的源極、PMOS管P9的漏極、第二鎖存單元NMOS管N7的柵極、第二鎖存單元NMOS管N13的柵極和第三鎖存單元PMOS管Pll的柵極；
[0035]PMOS管P6的源極連接電源，PMOS管P6的漏極連接PMOS管P7的源極，PMOS管P7的柵極連接第二鎖存單元NMOS管N6的柵極，PMOS管P7的漏極連接NMOS管N8的柵極、PMOS管P8的柵極和第二鎖存單元NMOS管N7的源極；
·[0036]PMOS管P8的漏極連接PMOS管PlO的源極，PMOS管PlO的漏極連接至電源；
[0037]NMOS管N8的漏極連接至地，NMOS管N8的漏極連接PMOS管P9的源極；
[0038]PMOS管PlO的柵極連接鎖存器數(shù)據(jù)輸出端Q ；
[0039]PMOS管P9的柵極連接第三鎖存單元NMOS管N3的柵極。
[0040]所述第三鎖存單元包括:PM0S管P4、PM0S管P5、PM0S管Pl1、NMOS管N4、NM0S管N5.NM0S 管 N3，其中:
[0041 ] PMOS管P4的源極連接至電源，PMOS管P4的柵極連接NMOS管N5的柵極和鎖存器數(shù)據(jù)信號輸入端D，PMOS管P4的漏極連接PMOS管P5的源極；
[0042]PMOS管P5的柵極連接第一時鐘信號輸入端CK，PMOS管P5的漏極連接NMOS管N4的漏極和鎖存器數(shù)據(jù)輸出端Q ；
[0043]NMOS管N4的柵極連接第二時鐘信號輸入端CKB，NMOS管N4的源極連接NMOS管N5的漏極；
[0044]NMOS管N5的源極連接地，NMOS管N5的柵極連接鎖存器數(shù)據(jù)輸入端D ；
[0045]PMOS管Pll的源極連接至電源，PMOS管Pll的漏極連接NMOS管N3的漏極和鎖存器數(shù)據(jù)輸出端Q，?OS管N3的源極連接至地。
[0046]所述第二延時單元包括:PM0S管 P12、PMOS 管 P13、PMOS 管 P17、NMOS 管 N9、NMOS管 N10、NM0S 管 N17，其中:
[0047]PMOS管P12的源極和PMOS管P13的源極均連接PMOS管P17的漏極，PMOS管P17的源極連接至電源，PMOS管P17的柵極連接至第三偏置電壓輸入端Vp2 ；
[0048]PMOS管P12的柵極連接NMOS管N9的柵極和鎖存器數(shù)據(jù)信號輸入端D，PMOS管P12的漏極連接NMOS管N9的漏極、PMOS管P13的柵極和NMOS管NlO的柵極；
[0049]NMOS管N9的源極和NMOS管NlO的源極均連接NMOS管N17的漏極；
[0050]NMOS管N17的源極連接至地，NMOS管N17的柵極連接第四偏置電壓輸入端Vn2 ；
[0051]PMOS管P13的漏極連接NMOS管NlO的漏極和第二鎖存單元數(shù)據(jù)信號輸入端D2。
[0052]所述第二鎖存單元包括:PM0S管P14、NM0S管N6、NM0S管N7、NM0S管NI 1、NM0S管N12、NMOS 管 N13、NMOS 管 N14，其中:
[0053]NMOS管NI I的漏極連接第二延時單元數(shù)據(jù)輸出端D2，NMOS管NI I的源極連接NMOS管N6的柵極、NMOS管N12的源極、NMOS管N13的漏極和第三鎖存單元的NMOS管N3的柵極；
[0054]NMOS管N6的源極連接地，NMOS管N6的漏極連接NMOS管N7的漏極；
[0055]NMOS管N7的柵極連接第一鎖存單元PMOS管P6的柵極，NMOS管N7的源極連接PMOS P14的柵極和NMOS管N12的柵極；
[0056]PMOS管P14的源極連接至電源，PMOS管P14的漏極連接NMOS管N13的漏極，NMOS管NI3的柵極連接第三鎖存單元PMOS管Pll的柵極；
[0057]NMOS管N12的漏極連接NMOS管N14的漏極，NMOS管N14的柵極連接第一鎖存單元PMOS管PlO的柵極，NMOS管N14的源極連接至地。
[0058]PMOS管P5、Pll與NMOS管N3、N4的漏極均連接至鎖存器數(shù)據(jù)輸出端Q。
[0059]其中，第一時鐘信號輸入端CK和所述第二時鐘信號輸入端CKB接收的時鐘信號互為反相。
[0060]所述PMOS 管 PU PMOS 管 P2、PMOS 管 P12、PMOS 管 P13、NMOS 管 N1、NMOS 管 N2、NMOS管N9、NMOS管NlO均為延時倒比管。
[0061]正常情況下，當時鐘信號CLK = O, CKB = I時鎖存器處于透明狀態(tài)，假設數(shù)據(jù)輸入端信號D = I，則第一鎖存單元數(shù)據(jù)輸入端Dl與第二鎖存單元數(shù)據(jù)端D2為I，PMOS管P3導通，NMOS管NI導通，第一鎖存單元節(jié)點nl和第二鎖存單元節(jié)點n2的電平為I，此時第三鎖存單元節(jié)點Q的電平為0，第一鎖存單元節(jié)點n4的電平為0，故PMOS管P8和PMOS管PlO導通，節(jié)點nl的電平保持為高。第二鎖存單元的PMOS管P14與NMOS管N13導通，故節(jié)點n2電平保持為高，NMOS管N3導通，故第三鎖存單元節(jié)點Q電平保持為低，數(shù)據(jù)信號I成功鎖存。當CLK = 1，CKB = O時，第一鎖存單元的PMOS管P3截止，第二鎖存單元的NMOS管Nll截止，第三鎖存單元的PMOS管P5和NMOS管N4截止，數(shù)據(jù)信號在鎖存器內(nèi)通過上述反饋過程得到保持。當時鐘信號CLK = O, CKB = 1，數(shù)據(jù)輸入端信號D = O時的鎖存原理與D=I相同。
[0062]當CLK = 1,CKB = 0，存儲數(shù)據(jù)為I時，第一鎖存單元節(jié)點nl，n9為I，第二鎖存單元節(jié)點n2，n8為I，第三鎖存單元節(jié)點Q為0，第一鎖存單元節(jié)點n4為O。此時，第一鎖存單元PMOS管P8，PlO和第二鎖存單元PMOS管P14導通，第二鎖存單元NMOS管N6，N7，N13導通，當被重離子輻照時，敏感節(jié)點為處于關閉狀態(tài)的NMOS管Nil，N12的漏極，PMOS管P11，P7的漏極:當NMOS管Nll或N12的漏極遭受重離子轟擊時，第二鎖存單元節(jié)點n2由高電平變低，NMOS管N3由導通變?yōu)榻刂?，第三鎖存單元節(jié)點Q變?yōu)楦咦钁B(tài)，由于此時PMOS管P14和NMOS管N13保持導通，因此第二鎖存單元節(jié)點n2電平將會被恢復到高電平，NMOS管N3由截止恢復導通，第三鎖存單元節(jié)點Q電平恢復拉低；當PMOS管Pll的漏極遭受到重離子轟擊時，節(jié)點Q由低電平變?yōu)楦唠娖?，此時由于NMOS管N3處于導通狀態(tài)，故節(jié)點Q電平始終會被拉低并在重離子擾動結(jié)束后得到恢復；iPM0S管P7的漏極遭受到重離子轟擊時，第一鎖存單元節(jié)點n4的電平由低變?yōu)楦?，處于導通態(tài)的PMOS管P8，P14變?yōu)榻刂梗捎诖藭r第一鎖存單元節(jié)點nl和第二鎖存單元節(jié)點n2仍然保持高電平，故節(jié)點n4電平在在重離子擾動結(jié)束后恢復為低電平。因此，鎖存器內(nèi)部各節(jié)點電平都通過另兩個鎖存單元的反饋作用得到保持，從而起到了對單粒子效應免疫的作用。當CLK = 1,CKB = 0，存儲數(shù)據(jù)為O時，單粒子免疫原理相同。
[0063]本發(fā)明通過調(diào)節(jié)第一偏置電壓和第二偏置電壓可調(diào)節(jié)第一延時單元延時大小，通過調(diào)節(jié)第三偏置電壓和第四偏置電壓可調(diào)節(jié)第二延時單元延時大小。
[0064]以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種抗單粒子翻轉(zhuǎn)與瞬態(tài)效應延時可調(diào)鎖存器，其特征在于，該鎖存器包括:第一延時單元、第二延時單元、第一鎖存單元、第二鎖存單元和第三鎖存單元，其中: 所述第一延時單元連接鎖存器數(shù)據(jù)信號輸入端D，其輸出作為所述第一鎖存單元的數(shù)據(jù)輸入，用于調(diào)節(jié)鎖存器輸入數(shù)據(jù)信號的建立時間以降低單粒子瞬態(tài)效應影響； 所述第二延時單元也連接鎖存器數(shù)據(jù)信號輸入端D，其輸出作為所述第二鎖存單元的數(shù)據(jù)輸入，用于調(diào)節(jié)鎖存器輸入數(shù)據(jù)信號的建立時間以降低單粒子瞬態(tài)效應影響； 所述第一鎖存單元連接所述第一延時單元的輸出端D1，第一鎖存單元的數(shù)據(jù)由第一鎖存單元與第二鎖存單元的共同輸出n4，第三鎖存單元的輸出Q及第二鎖存單元的輸出n2提供的偏置得到保持； 所述第二鎖存單元連接所述第二延時單元的輸出端D2，第二鎖存單元的數(shù)據(jù)由第一鎖存單元與第二鎖存單元的共同輸出n4，第三鎖存單元的輸出Q及第一鎖存單元的輸出nl提供的偏置得到保持； 所述第三鎖存單元連接鎖存器數(shù)據(jù)信號輸入端D，第三鎖存單元的數(shù)據(jù)由第一鎖存單元的輸出nl及第二鎖存單元的輸出π2提供的偏置得到保持； 當所述第一鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第二鎖存單元和第三鎖存單元通過反饋將第一鎖存單元敏感點的存儲值恢復，當所述第二鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第一鎖存單元和第三鎖存單元通過反饋將第二鎖存單元敏感點的存儲值恢復，當所述第三鎖存單元敏感點的存儲值發(fā)生翻轉(zhuǎn)時，由所述第一鎖存單元和第二鎖存單元通過反饋將第三鎖存單元敏感點的存儲值恢復。
2.根據(jù)權(quán)利要求1所述的鎖存器，其特征在于，所述第一延時單元包括:PMOS管Ρ1、PMOS 管 P2、PMOS 管 P16、NMOS 管 N1、NMOS 管 N2、NMOS 管 N16，其中: PMOS管Pl與PMOS管P2的源極均連接PMOS管P16的漏極，PMOS管P16的源極連接至電源，PMOS管P16的柵極連接第一偏置電壓輸入端Vpl ； PMOS管Pl的柵極連接NMOS管NI的柵極和鎖存器數(shù)據(jù)信號輸入端D，PM0S管Pl的漏極連接PMOS管P2的柵極、NMOS管NI的漏極和NMOS管N2的柵極； PMOS管P2的漏極連接NMOS管N2的漏極并作為第一鎖存單元的數(shù)據(jù)信號輸入端Dl ；NMOS管NI與NMOS管N2的源極均連接NMOS管N16的漏極，NMOS管N16的源極連接至地，NMOS管N16的柵極連接至第二偏置電壓輸入端Vnl。
3.根據(jù)權(quán)利要求1所述的鎖存器，其特征在于，所述第一鎖存單元包括:PM0S管P3、PMOS 管 P6、PMOS 管 P7、PMOS 管 P8、PMOS 管 P9、PMOS 管 P10、NMOS 管 N8，其中: PMOS管P3的源極連接第一延時單元數(shù)據(jù)輸出端Dl，PMOS管P3的柵極連接第一時鐘信號輸入端CK，PM0S管P3的漏極連接PMOS管P6的柵極、PMOS管P8的源極、PMOS管P9的漏極、第二鎖存單元NMOS管N7的柵極、第二鎖存單元NMOS管N13的柵極和第三鎖存單元PMOS管PU的柵極； PMOS管P6的源極連接電源，PMOS管P6的漏極連接PMOS管P7的源極，PMOS管P7的柵極連接第二鎖存單元NMOS管N6的柵極，PMOS管P7的漏極連接NMOS管N8的柵極、PMOS管P8的柵極和第二鎖存單元NMOS管N7的源極； PMOS管P8的漏極連接PMOS管PlO的源極，PMOS管PlO的漏極連接至電源； NMOS管N8的漏極連接至地，NMOS管N8的漏極連接PMOS管P9的源極；PMOS管PlO的柵極連接鎖存器數(shù)據(jù)輸出端Q ； PMOS管P9的柵極連接第三鎖存單元NMOS管N3的柵極。
4.根據(jù)權(quán)利要求1所述的鎖存器，其特征在于，所述第三鎖存單元包括:PM0S管P4、PMOS 管 P5、PMOS 管 Pl1、NMOS 管 N4、NMOS 管 N5、NMOS 管 N3，其中: PMOS管P4的源極連接至電源，PMOS管P4的柵極連接NMOS管N5的柵極和鎖存器數(shù)據(jù)信號輸入端D，PMOS管P4的漏極連接PMOS管P5的源極； PMOS管P5的柵極連接第一時鐘信號輸入端CK，PMOS管P5的漏極連接NMOS管N4的漏極和鎖存器數(shù)據(jù)輸出端Q ； NMOS管N4的柵極連接第二時鐘信號輸入端CKB，NM0S管N4的源極連接NMOS管N5的漏極； NMOS管N5的源極連接地，NMOS管N5的柵極連接鎖存器數(shù)據(jù)輸入端D ； PMOS管Pll的源極連接至電源，PMOS管Pll的漏極連接NMOS管N3的漏極和鎖存器數(shù)據(jù)輸出端Q，NMOS管N3的源極連接至地； PMOS管P5、Pll與NMOS管N3、N4的漏極均連接至鎖存器數(shù)據(jù)輸出端Q。
5.根據(jù)權(quán)利要求4所述的鎖存器,其特征在于，第一時鐘信號輸入端CK和第二時鐘信號輸入端CKB接收的時鐘信號互為反相。
6.根據(jù)權(quán)利要求1所述的鎖存器，其特征在于，所述第二延時單元包括:PM0S管P12、PMOS 管 P13、PMOS 管 P17、NMOS 管 N9、NMOS 管 N10、NMOS 管 N17，其中: PMOS管P12的源極和PMOS管P13的源極均連接PMOS管P17的漏極，PMOS管P17的源極連接至電源，PMOS管P17的柵極連接至第三偏置電壓輸入端Vp2 ； PMOS管P12的柵極連接NMOS管N9的柵極和鎖存器數(shù)據(jù)信號輸入端D，PM0S管P12的漏極連接NMOS管N9的漏極、PMOS管P13的柵極和匪OS管NlO的柵極； NMOS管N9的源極和匪OS管NlO的源極均連接NMOS管N17的漏極； NMOS管N17的源極連接至地，NMOS管N17的柵極連接第四偏置電壓輸入端Vn2 ； PMOS管P13的漏極連接NMOS管NlO的漏極和第二鎖存單元數(shù)據(jù)信號輸入端D2。
7.根據(jù)權(quán)利要求1所述的鎖存器，其特征在于，所述第二鎖存單元包括:PM0S管P14、NMOS 管 N6、NMOS 管 N7、NMOS 管 Nil、NMOS 管 N12、NMOS 管 N13、NMOS 管 N14，其中: NMOS管Nll的漏極連接第二延時單元數(shù)據(jù)輸出端D2，NM0S管Nll的源極連接NMOS管N6的柵極、NMOS管N12的源極、NMOS管N13的漏極和第三鎖存單元的NMOS管N3的柵極；NMOS管N6的源極連接地，NMOS管N6的漏極連接NMOS管N7的漏極； NMOS管N7的柵極連接第一鎖存單元PMOS管P6的柵極，NMOS管N7的源極連接PMOSP14的柵極和NMOS管N12的柵極； PMOS管P14的源極連接至電源，PMOS管P14的漏極連接NMOS管N13的漏極，NMOS管N13的柵極連接第三鎖存單元PMOS管Pll的柵極； NMOS管N12的漏極連接NMOS管N14的漏極，NMOS管N14的柵極連接第一鎖存單元PMOS管PlO的柵極，NMOS管N14的源極連接至地。
8.根據(jù)權(quán)利要求2或6所述的鎖存器，其特征在于，PMOS管PUPMOS管P2、PMOS管P12、PMOS 管 P13、NMOS 管 N1、NMOS 管 N2、NMOS 管 N9、NMOS 管 NlO 均為延時倒比管。
9.根據(jù)權(quán)利要求2或6所述的鎖存器，其特征在于，通過調(diào)節(jié)第一偏置電壓和第二偏置電壓可調(diào)節(jié)第一延時單元延時大小，通過調(diào)節(jié)第三偏置電壓和第四偏置電壓可調(diào)節(jié)第二延時單元延時大小。
【文檔編號】H03K19/094GK103633990SQ201310188754
【公開日】2014年3月12日 申請日期:2013年5月21日 優(yōu)先權(quán)日:2013年5月21日
【發(fā)明者】楊海鋼, 李天文, 蔡剛, 秋小強 申請人:中國科學院電子學研究所