一種抗單粒子翻轉(zhuǎn)的d觸發(fā)器的制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種抗單粒子翻轉(zhuǎn)的D觸發(fā)器，由主從兩級(jí)鎖存器(Latch)串聯(lián)而成，主從鎖存器的結(jié)構(gòu)完全相同，Latch的內(nèi)核不再是首尾相連的兩個(gè)反相器，而是由6個(gè)PMOS晶體管P1～P6和6個(gè)NMOS晶體管N1～N6構(gòu)成。在該Latch內(nèi)核的基礎(chǔ)上，通過(guò)增加帶時(shí)鐘控制的晶體管即可構(gòu)成本發(fā)明的主Latch或從Latch。與傳統(tǒng)的三模冗余技術(shù)相比，本發(fā)明不僅節(jié)約了一個(gè)選舉電路的面積開(kāi)銷(xiāo)，還消除了選舉電路帶來(lái)的單粒子敏感性問(wèn)題。同時(shí)，本發(fā)明中的D觸發(fā)器在存儲(chǔ)數(shù)值0時(shí)單粒子敏感性更低、抗單粒子翻轉(zhuǎn)能力更強(qiáng)。由于實(shí)際應(yīng)用中很多觸發(fā)器需要長(zhǎng)時(shí)間保持同一數(shù)值，因而本發(fā)明對(duì)進(jìn)一步提高這類(lèi)觸發(fā)器的抗單粒子翻轉(zhuǎn)能力具有重要意義。
【專(zhuān)利說(shuō)明】
一種抗單粒子翻轉(zhuǎn)的D觸發(fā)器
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及集成電路領(lǐng)域中觸發(fā)器，尤其指輻射環(huán)境下抗單粒子翻轉(zhuǎn)的D觸發(fā)器。
【背景技術(shù)】
[0002] 宇宙空間中存在大量高能粒子(質(zhì)子、重離子等）和高能射線。集成電路中的時(shí)序 單元，如觸發(fā)器，受到這些高能粒子和射線的轟擊后，會(huì)產(chǎn)生單粒子翻轉(zhuǎn)（Single Event Upset,簡(jiǎn)稱(chēng)SEU)。單粒子翻轉(zhuǎn)的產(chǎn)生會(huì)產(chǎn)生軟錯(cuò)誤，從而使得集成電路運(yùn)算出錯(cuò)。隨著工藝 尺寸的持續(xù)縮減，集成電路晶體管密度持續(xù)增加，多個(gè)晶體管同時(shí)受到單粒子轟擊的概率 大大提升，并且晶體管本身尺寸的縮減使得表示器件狀態(tài)的臨界電荷持續(xù)降低，這給納米 尺度下觸發(fā)器設(shè)計(jì)帶來(lái)極大的挑戰(zhàn)。一方面，多個(gè)晶體管同時(shí)受轟擊引發(fā)的多節(jié)點(diǎn)電荷收 集會(huì)帶來(lái)單粒子多位翻轉(zhuǎn)(Multiple Cell Upset，簡(jiǎn)稱(chēng)MCU);另一方面，同時(shí)多節(jié)點(diǎn)電荷收 集使得很多傳統(tǒng)的觸發(fā)器加固設(shè)計(jì)技術(shù)（如雙互鎖單元]^ual interlocked @11(簡(jiǎn)稱(chēng) DICE)等)加固效果大大削弱。因而在納米尺度下，設(shè)計(jì)新型的高可靠的抗單粒子翻轉(zhuǎn)觸發(fā) 器電路顯得很有必要。
[0003] 普通D觸發(fā)器如圖1所示，由主從兩級(jí)鎖存器(Latch)串聯(lián)而成，記為主Latch和從 Latch，主Latch和從Latch的邏輯結(jié)構(gòu)一樣，均如圖2 (a)所示，由2個(gè)帶時(shí)鐘控制的輸入反相 器Invl和反饋反相器Inv2、以及1個(gè)不帶時(shí)鐘控制的反相器(記為第三反相器Inv3)構(gòu)成。輸 入反向器的輸入端接收數(shù)據(jù)信號(hào)D，輸出端與節(jié)點(diǎn)MN相連，另有兩個(gè)時(shí)鐘輸入端分別接收時(shí) 鐘信號(hào)CLK和從功能的角度來(lái)看，如圖2(b)所示，反饋反相器Inv2和第三反相器Inv3 首尾相連構(gòu)成普通D觸發(fā)器中Latch的存儲(chǔ)結(jié)構(gòu)或者Lacth的內(nèi)核，第三反相器Inv3的輸入 端連接節(jié)點(diǎn)MN，節(jié)點(diǎn)MN與輸入反相器Invl的輸出端相連，第三反相器Inv3的輸出端連接節(jié) 點(diǎn)Μ和反饋反相器Inv2的輸入端，節(jié)點(diǎn)Μ實(shí)際上直接連接到Latch的輸出Q;反饋反相器Inv2 的輸入端與節(jié)點(diǎn)Μ相連，輸出端與節(jié)點(diǎn)MN相連，另有兩個(gè)時(shí)鐘輸入端分別接收時(shí)鐘信號(hào)CLK 和 CLK。
[0004] 第三反相器的實(shí)現(xiàn)如圖3(a)所示，由一個(gè)PM0S晶體管PQ和一個(gè)NM0S晶體管No組成， 其中PM0S晶體管和匪0S晶體管的漏極相連構(gòu)成反相器的輸出端Y，而PM0S晶體管和匪0S晶 體管的柵極相連構(gòu)成反相器的輸入端A;PM0S晶體管的源極連接到電源VDD上，而匪0S晶體 管的源極連接到地VSS上。如圖3(b)-(d)所示，帶時(shí)鐘控制的輸入反相器或反饋反相器則由 2個(gè)PM0S晶體管PjPP2以及2個(gè)匪0S晶體管仏和仏組成，有3種實(shí)現(xiàn)方式?？v觀這3種實(shí)現(xiàn)形 式，它們均是在圖3(a)所示的第三反相器（由PM0S晶體管Pi和匪0S晶體管仏構(gòu)成）的基礎(chǔ)上 添加一個(gè)時(shí)鐘控制的PM0S晶體管P2和一個(gè)時(shí)鐘控制的NM0S晶體管N2;而其增加的晶體管或 者如圖3 (b)-(c)所示以串聯(lián)的方式相連，或者如圖3(d)所示以傳輸門(mén)（Transmission Gate，TG)的形式連接在反相器的輸出端。傳輸門(mén)是由一個(gè)PM0S晶體管和一個(gè)NM0S晶體管組 成，其中PM0S晶體管與NM0S晶體管的源極相互連接、漏極也相互連接，而各自的柵極由外部 控制信號(hào)來(lái)控制源極到漏極的通斷。值得注意的是，帶時(shí)鐘控制的輸入反相器中時(shí)鐘信號(hào) 與帶時(shí)鐘控制的反饋反相器中時(shí)鐘信號(hào)相位差為180度。也就是說(shuō)，當(dāng)帶時(shí)鐘控制的輸入反 相器中PMOS晶體管P2的柵極連接到某外部信號(hào)CLK時(shí)，帶時(shí)鐘控制的反饋反相器中PMOS晶 體管P2的柵極連接到由CLK信號(hào)經(jīng)一反相器產(chǎn)生CLK的非信號(hào)(）上。
[0005] T.Calin等人在IEEE Transaction on Nuclear Science(IEEE原子能科學(xué)學(xué)報(bào)） 上發(fā)表的"Upset hardened memory design for submicro CMOS Technology"（亞微米 CMOS工藝中抗翻轉(zhuǎn)加固的存儲(chǔ)單元設(shè)計(jì)）（1996年12月第6期第43卷，第2874-2878頁(yè)）首次 提出了DICE結(jié)構(gòu)，該結(jié)構(gòu)采用雙互鎖的形式，在微米和亞微米工藝下能有效抑制單粒子翻 轉(zhuǎn)，因而到目前為止DICE結(jié)構(gòu)廣泛應(yīng)用觸發(fā)器加固設(shè)計(jì)。然而在納米工藝下，N.Gaspard等 人在IEEE Transaction on Nuclear Science(IEEE原子能科學(xué)學(xué)報(bào)）上發(fā)表的 "Technology scaling com-parison of flip-flop heavy-ion single event upset cross sections"（重離子輻射環(huán)境下觸發(fā)器單粒子翻轉(zhuǎn)截面受工藝縮減因素的影響比較） (2013年12月第6期第60卷，第4368-4373頁(yè)）指出DICE觸發(fā)器相對(duì)D觸發(fā)器的加固效果急劇 下降，DICE觸發(fā)器和D觸發(fā)器的單粒子翻轉(zhuǎn)截面由原來(lái)相差1~2個(gè)數(shù)量級(jí)變成了僅相差1.2 ~5倍。在納米CMOS工藝下，目前被廣泛采用的觸發(fā)器設(shè)計(jì)方案還有三模冗余加固的D觸發(fā) 器，如Y.He等人在Science China Information Sciences(中國(guó)科學(xué)信息科學(xué)）上發(fā)表的 "Comparison ofheavy-ion induced SEU for D-and TMR-flip-flop designs in 65nm bulk CMOS technology"（65納米CMOS工藝下D觸發(fā)器及其三模冗余設(shè)計(jì)的重離子單粒子翻 轉(zhuǎn)比較）（2014年10月第10期第57卷，第102405:1-7頁(yè)）指出三模冗余技術(shù)對(duì)抑制單粒子翻 轉(zhuǎn)非常有效，然而三模冗余在65納米工藝下翻轉(zhuǎn)截面也僅僅減少了約一個(gè)數(shù)量級(jí)，并且三 模冗余技術(shù)引入的選舉電路本身也是單粒子敏感的。
[0006] 工藝尺寸縮減到65nm及其以下工藝中，集成電路中電荷共享誘發(fā)的單粒子多節(jié)點(diǎn) 電荷收集已經(jīng)成為一種普遍現(xiàn)象。一方面，目前的加固D觸發(fā)器越來(lái)越難以避免單粒子多節(jié) 點(diǎn)電荷收集所帶來(lái)的單粒子翻轉(zhuǎn)，以致于不能滿足輻射環(huán)境下抗單粒子翻轉(zhuǎn)的需求;另一 方面，傳統(tǒng)的D觸發(fā)器三模冗余加固技術(shù)雖然能很好地抑制單粒子翻轉(zhuǎn)，但是無(wú)法避免三模 冗余所需的選舉電路所帶來(lái)的單粒子翻轉(zhuǎn)并需要4倍(含選舉電路的面積）以上的面積開(kāi) 銷(xiāo)。如何減少加固D觸發(fā)器的單粒子翻轉(zhuǎn)截面，進(jìn)而提升D觸發(fā)器抗單粒子翻轉(zhuǎn)能力是本領(lǐng) 域技術(shù)人員極為關(guān)注的技術(shù)問(wèn)題。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明要解決的技術(shù)問(wèn)題是:針對(duì)現(xiàn)有加固D觸發(fā)器不能滿足輻射環(huán)境下抗單粒 子翻轉(zhuǎn)的需求、傳統(tǒng)的D觸發(fā)器三模冗余加固技術(shù)無(wú)法避免選舉電路所帶來(lái)的單粒子翻轉(zhuǎn) 且面積開(kāi)銷(xiāo)大的問(wèn)題，提供一種抗單粒子翻轉(zhuǎn)的D觸發(fā)器，抗單粒子翻轉(zhuǎn)能力更強(qiáng)，且有效 降低三模冗余加固技術(shù)的面積開(kāi)銷(xiāo)，消除了選舉電路帶來(lái)的單粒子敏感性問(wèn)題。
[0008] 本發(fā)明的技術(shù)方案是:本發(fā)明中D觸發(fā)器由主從兩級(jí)鎖存器(Latch)串聯(lián)而成，主 從鎖存器的結(jié)構(gòu)完全相同，不過(guò)該Latch與普通D觸發(fā)器中的Latch不完全相同，其中Latch 的內(nèi)核不再是首尾相連的兩個(gè)反相器，而是如圖4所示，由6個(gè)PMOS晶體管P1~?6和6個(gè)匪03 晶體管N1~N6構(gòu)成。如圖4所示，N1的漏極與P1的漏極、節(jié)點(diǎn)MN1相連，并連接到P2和N4的柵 極上，N1的柵極與N2的漏極相連;N2的漏極與P2的漏極、節(jié)點(diǎn)Ml相連，并連接到P3與N1的柵 極上，N2的柵極與N5的漏極相連;N3的漏極與P3的漏極、節(jié)點(diǎn)麗2相連，并連接到P4和N6的柵 極上，N3的柵極與N4的漏極相連;N4的漏極與P4的漏極、節(jié)點(diǎn)M2相連，并連接到P5和N3的柵 極上，N4的柵極與N1的漏極相連;N5的漏極與P5的漏極、節(jié)點(diǎn)麗3相連，并連接到P6與N2的柵 極上，N5的柵極與N6的漏極相連;N6的漏極與P6的漏極、節(jié)點(diǎn)M3相連，并連接到P1和N5的柵 極上，N6的柵極與N3的漏極相連。P1的柵極與N6的漏極相連，P1的漏極與N1的漏極相連;P2 的柵極與N1的漏極相連，P2的漏極與N2的漏極相連;P3的柵極與N2的漏極相連，P3的漏極與 N3的漏極相連;P4的柵極與N3的漏極相連，P4的漏極與N4的漏極相連;P5的柵極與N4的漏極 相連，P5的漏極與N5的漏極相連;P6的柵極與N5的漏極相連，P6的漏極與N6的漏極相連。6個(gè) PMOS晶體管P1~P6的源極均接電源VDD;6個(gè)NMOS晶體管N1~N6的源極均接地VSS。
[0009]在圖4所示內(nèi)核的基礎(chǔ)上，通過(guò)增加帶時(shí)鐘控制的晶體管等即可構(gòu)成本發(fā)明的主 Latch或從Latch。本發(fā)明D觸發(fā)器中主Latch仍與從Latch完全相同。如圖5所示，主Latch的 數(shù)據(jù)輸入D通過(guò)3個(gè)帶時(shí)鐘控制的輸入反相器分別連接到Latch內(nèi)核中的節(jié)點(diǎn)MNUMN2和 麗3,而Latch內(nèi)核節(jié)點(diǎn)Ml、M2和M3處只需按照現(xiàn)有技術(shù)中帶時(shí)鐘控制的反相器那樣（如圖3 (b)-(c)所示的串聯(lián)方式，或圖3(d)所示傳輸門(mén)方式)各增添一個(gè)由時(shí)鐘控制的PM0S和NM0S 晶體管即可，最終主Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入 D，而從Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)即為本發(fā)明D觸發(fā)器的數(shù)據(jù)輸出Q。
[0010]圖5-圖7是本發(fā)明D觸發(fā)器中主(或從)Latch的3種具體實(shí)現(xiàn)形式。
[0011]圖5所示Latch采用了圖3(b)所示實(shí)現(xiàn)方式，PM0S晶體管P2、P4和P6的源極各自通 過(guò)一個(gè)由時(shí)鐘信號(hào)控制的PM0S晶體管（即P7、P8和P9)連接到電源VDD，而NM0S晶體管N2、N4 和N6的源極各自通過(guò)一個(gè)由時(shí)鐘信號(hào)控制的NMOS晶體管（即N7、N8和N9)連接到地VSS。 Latch的數(shù)據(jù)輸入D通過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器Invl~Inv3分別連接到節(jié)點(diǎn)MN1、MN2 和MN3,而節(jié)點(diǎn)M3被選為輸出信號(hào)Q。兩個(gè)這樣的Latch按圖1的方式串聯(lián)起來(lái)即可構(gòu)成本發(fā) 明的D觸發(fā)器，主Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D， 而本實(shí)例中，從Latch的節(jié)點(diǎn)M3被選為輸出信號(hào)Q。
[0012]圖6所示Latch采用了圖3(c)所示實(shí)現(xiàn)方式，PM0S晶體管P2的漏極和NM0S晶體管N2 的漏極之間依次插入了一個(gè)由時(shí)鐘信號(hào)控制的PM0S晶體管P10和一個(gè)由時(shí)鐘信號(hào)控制的 匪0S晶體管N10，PM0S晶體管P4的漏極和匪0S晶體管N4的漏極之間依次插入了一個(gè)由時(shí)鐘 信號(hào)控制的PM0S晶體管P11和一個(gè)由時(shí)鐘信號(hào)控制的NM0S晶體管N11，PM0S晶體管P6的漏極 和NM0S晶體管N6的漏極之間依次插入了一個(gè)由時(shí)鐘信號(hào)控制的PM0S晶體管P12和一個(gè)由時(shí) 鐘信號(hào)控制的匪0S晶體管N12。同樣、Latch的數(shù)據(jù)輸入D通過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器 Invl~Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3,而節(jié)點(diǎn)M3被選為輸出信號(hào)Q。兩個(gè)這樣的Latch 按圖1的方式串聯(lián)起來(lái)即可構(gòu)成本發(fā)明的D觸發(fā)器，主Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一 個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D，而本實(shí)例中，從Latch的節(jié)點(diǎn)M3被選為輸出信號(hào)Q。
[0013 ]圖7所示Latch采用了圖3⑷所示的傳輸門(mén)方式，即通過(guò)傳輸門(mén)TGI、TG2和TG3實(shí)現(xiàn) 時(shí)鐘信號(hào)對(duì)數(shù)據(jù)通路的控制。PM0S晶體管P13和匪0S管N13構(gòu)成傳輸門(mén)TG1，PM0S晶體管P14 和匪0S管N14構(gòu)成傳輸門(mén)TG2，PM0S晶體管P15和NM0S管N15構(gòu)成傳輸門(mén)TG3。傳輸門(mén)TG1的一 端連接到Ml節(jié)點(diǎn)，另一端連接到NM0S晶體管N1和PM0S晶體管P3的柵極;傳輸門(mén)TG2的一端連 接到M2節(jié)點(diǎn)，另一端連接到NM0S晶體管N3和PM0S晶體管P5的柵極;傳輸門(mén)TG3的一端連接到 M3節(jié)點(diǎn)，另一端連接到NM0S晶體管N5和PM0S晶體管P1的柵極。同樣地，Latch的數(shù)據(jù)輸入D通 過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器Invl~Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3,而節(jié)點(diǎn)M3被選 為輸出信號(hào)Q。兩個(gè)這樣的Latch按圖1的方式串聯(lián)起來(lái)即可構(gòu)成本發(fā)明的D觸發(fā)器，主Latch 的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D，而本實(shí)例中，從Latch的 節(jié)點(diǎn)M3被選為輸出信號(hào)Q。
[0014] 本發(fā)明抗單粒子翻轉(zhuǎn)的工作過(guò)程為：
[0015] 當(dāng)空間中的高能粒子或射線轟擊到本發(fā)明D觸發(fā)器中主Latch或從Latch中的某處 時(shí)，如圖4中的PM0S晶體管P2和P3，P3上會(huì)產(chǎn)生單粒子瞬態(tài)，節(jié)點(diǎn)MN2上會(huì)產(chǎn)生0-1的滿擺幅 電壓跳變，開(kāi)啟NM0S晶體管N6，從而使得節(jié)點(diǎn)M3上的電壓變成一個(gè)中間電平值;與此同時(shí)， PM0S晶體管P2被粒子轟擊而使得節(jié)點(diǎn)Ml上的電壓得到增強(qiáng)，并維持高電平狀態(tài)，它作用于 N1晶體管從而使得節(jié)點(diǎn)MN1不受N6晶體管驅(qū)動(dòng)P1的影響而保持為邏輯低電平，因而該Latch 的存儲(chǔ)結(jié)構(gòu)不會(huì)發(fā)生數(shù)值翻轉(zhuǎn)。當(dāng)然，從電路的角度來(lái)看，以圖4所示內(nèi)核構(gòu)成的Latch并非 完全不會(huì)產(chǎn)生單粒子翻轉(zhuǎn)，如晶體管對(duì)(PI、P3)同時(shí)受到粒子轟擊時(shí)，節(jié)點(diǎn)MN1和MN2都會(huì)產(chǎn) 生0-1的滿擺幅電壓跳變;從而使得節(jié)點(diǎn)M2上產(chǎn)生1-0的滿擺幅電壓跳變，節(jié)點(diǎn)M3上產(chǎn)生1 - 1/2的半擺幅電壓跳變;這時(shí)MN3節(jié)點(diǎn)受P5驅(qū)動(dòng)更強(qiáng)，MN3節(jié)點(diǎn)緩慢發(fā)生0-1的滿擺幅跳 變，并帶動(dòng)M3上發(fā)生1 - 0的滿擺幅跳變；最終Lacth發(fā)生數(shù)值翻轉(zhuǎn)。圖4所示內(nèi)核構(gòu)成的 Latch中，對(duì)于存儲(chǔ)0和存儲(chǔ)1兩種數(shù)據(jù)模式，粒子同時(shí)轟擊能造成翻轉(zhuǎn)的晶體管對(duì)有9對(duì)，并 且這些晶體管對(duì)都只在存儲(chǔ)1這種數(shù)據(jù)模式下敏感;然而晶體管對(duì)(P1、P3)和(P3、P5)在版 圖實(shí)現(xiàn)中間隔距離最近，按最小版圖設(shè)計(jì)規(guī)則實(shí)現(xiàn)都達(dá)到了 1.79μπι;因而這些晶體管對(duì)實(shí) 際上很難同時(shí)受到粒子轟擊，即本發(fā)明中的Latch以及本發(fā)明的D觸發(fā)器具有很高的抗單粒 子翻轉(zhuǎn)能力。
[0016] 采用本發(fā)明可以達(dá)到以下技術(shù)效果：
[0017] 1、由于本發(fā)明中每個(gè)Latch的內(nèi)核都由6個(gè)PM0S晶體管和6個(gè)匪0S晶體管構(gòu)成，這 與傳統(tǒng)的三模冗余技術(shù)相比不僅節(jié)約了一個(gè)選舉電路的面積開(kāi)銷(xiāo)，還消除了選舉電路帶來(lái) 的單粒子敏感性問(wèn)題；
[0018] 2、本發(fā)明中D觸發(fā)器內(nèi)存儲(chǔ)的數(shù)值對(duì)該單元的單粒子敏感性有重大影響。對(duì)于存 儲(chǔ)〇這種數(shù)據(jù)模式，D觸發(fā)器中任意兩個(gè)晶體管受到粒子同時(shí)轟擊都不會(huì)發(fā)生數(shù)值翻轉(zhuǎn)，這 使得本發(fā)明中的D觸發(fā)器在存儲(chǔ)數(shù)值0時(shí)單粒子敏感性更低、抗單粒子翻轉(zhuǎn)能力更強(qiáng)。由于 實(shí)際應(yīng)用中很多觸發(fā)器需要長(zhǎng)時(shí)間保持同一數(shù)值，因而本發(fā)明對(duì)進(jìn)一步提高這類(lèi)觸發(fā)器的 抗單粒子翻轉(zhuǎn)能力具有重要意義。
【附圖說(shuō)明】
[0019] 圖1是采用主從兩級(jí)Latch結(jié)構(gòu)的D觸發(fā)器的邏輯結(jié)構(gòu)圖；
[0020] 圖2是【背景技術(shù)】中普通D觸發(fā)器中主從兩級(jí)Latch和Latch內(nèi)核的邏輯結(jié)構(gòu)圖；
[0021] 圖3(a)是【背景技術(shù)】中普通D觸發(fā)器中第三反相器的邏輯結(jié)構(gòu)，圖3(b)_(d)是帶時(shí) 鐘控制的輸入反相器或反饋反相器的3種實(shí)現(xiàn)形式的邏輯結(jié)構(gòu)；
[0022] 圖4是本發(fā)明中Latch內(nèi)核的邏輯結(jié)構(gòu)圖；
[0023 ]圖5是本發(fā)明中運(yùn)用圖3 (b)所示方式實(shí)現(xiàn)的Latch內(nèi)核邏輯結(jié)構(gòu)圖；
[0024] 圖6是本發(fā)明中運(yùn)用圖3 (c)所示方式實(shí)現(xiàn)的Latch內(nèi)核邏輯結(jié)構(gòu)圖；
[0025] 圖7是本發(fā)明中運(yùn)用圖3 (d)所示方式實(shí)現(xiàn)的Latch內(nèi)核邏輯結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0026]圖1是采用主從兩級(jí)Latch結(jié)構(gòu)的D觸發(fā)器的邏輯結(jié)構(gòu)圖。
[0027] 普通D觸發(fā)器和本發(fā)明D觸發(fā)器均由主鎖存器(Latch)和從Latch前后串聯(lián)而成，主 Latch和從Latch的結(jié)構(gòu)完全相同。
[0028] 圖2是【背景技術(shù)】中普通D觸發(fā)器中主從兩級(jí)Latch和Latch內(nèi)核的邏輯結(jié)構(gòu)圖。
[0029] 普通D觸發(fā)器的主Latch或從Latch均由1個(gè)帶時(shí)鐘控制的輸入反相器、1個(gè)帶時(shí)鐘 控制的反饋反相器和一個(gè)反相器構(gòu)成。而Latch的內(nèi)核由兩個(gè)首尾相連的反相器構(gòu)成。
[0030] 圖3(a)是第三反相器，它由1個(gè)PM0S晶體管和1個(gè)NM0S晶體管構(gòu)成，其中PM0S晶體 管和匪0S晶體管的漏極相連構(gòu)成反相器的輸出端，而PM0S晶體管和NM0S晶體管的柵極相連 構(gòu)成反相器的輸入端;PM0S晶體管的源極連接到電源上，而NM0S晶體管的源極連接到地上。 圖3(b)-(d)是帶時(shí)鐘控制的輸入反相器或反饋反相器的3種實(shí)現(xiàn)形式?？v觀這3種實(shí)現(xiàn)形 式，它們均是在圖3(a)所示的第三反相器（由PM0S晶體管P1和NM0S晶體管N1構(gòu)成）的基礎(chǔ)上 添加一個(gè)時(shí)鐘控制的PM0S晶體管P2和一個(gè)時(shí)鐘控制的NM0S晶體管N2;而其增加的晶體管或 者如圖3(b)-(c)所示以串聯(lián)的方式相連，或者如圖3(d)所示以傳輸門(mén)的形式連接在反相器 的輸出端。值得注意的是，帶時(shí)鐘控制的輸入反相器中時(shí)鐘信號(hào)與帶時(shí)鐘控制的反饋反相 器中時(shí)鐘信號(hào)相位差為180度。也就是說(shuō)，當(dāng)帶時(shí)鐘控制的輸入反相器中PM0S晶體管P2的柵 極連接到某外部信號(hào)CLK時(shí)，帶時(shí)鐘控制的反饋反相器中PM0S晶體管P 2的柵極連接到由CLK 信號(hào)經(jīng)一反相器產(chǎn)生CLK的非信號(hào)（己無(wú)）上。
[0031] 圖4是本發(fā)明中Latch的內(nèi)核。
[0032] 它不再像普通D觸發(fā)器中Latch的內(nèi)核（圖2所示)那樣有兩個(gè)首尾相連的反相器構(gòu) 成，而是由6個(gè)PM0S晶體管P1~P6以及6個(gè)NM0S晶體管N1~N6構(gòu)成。N1的漏極與P1的漏極、節(jié) 點(diǎn)MN1相連，并連接到P2和N4的柵極上，N1的柵極與N2的漏極相連;N2的漏極與P2的漏極、節(jié) 點(diǎn)Ml相連，并連接到P3與N1的柵極上，N2的柵極與N5的漏極相連;N3的漏極與P3的漏極、節(jié) 點(diǎn)麗2相連，并連接到P4和N6的柵極上，N3的柵極與N4的漏極相連;N4的漏極與P4的漏極、節(jié) 點(diǎn)M2相連，并連接到P5和N3的柵極上，N4的柵極與N1的漏極相連;N5的漏極與P5的漏極、節(jié) 點(diǎn)MN3相連，并連接到P6與N2的柵極上，N5的柵極與N6的漏極相連;N6的漏極與P6的漏極、節(jié) 點(diǎn)M3相連，并連接到P1和N5的柵極上，N6的柵極與N3的漏極相連。P1的柵極與N6的漏極相 連，P1的漏極與N1的漏極相連;P2的柵極與N1的漏極相連，P2的漏極與N2的漏極相連;P3的 柵極與N2的漏極相連，P3的漏極與N3的漏極相連;P4的柵極與N3的漏極相連，P4的漏極與N4 的漏極相連;P5的柵極與N4的漏極相連，P5的漏極與N5的漏極相連;P6的柵極與N5的漏極相 連，P6的漏極與N6的漏極相連。6個(gè)PM0S晶體管P1~P6的源極均接電源VDD;6個(gè)NM0S晶體管 N1~N6的源極均接地VSS。
[0033] 圖5-圖7是本發(fā)明D觸發(fā)器中主(或從)Latch的3種具體實(shí)現(xiàn)形式。
[0034]圖5所示Latch采用了圖3(b)所示實(shí)現(xiàn)方式，PM0S晶體管P2、P4和P6的源極各自通 過(guò)一個(gè)由時(shí)鐘信號(hào)控制的PM0S晶體管（即P7、P8和P9)連接到電源VDD，而NM0S晶體管N2、N4 和N6的源極各自通過(guò)一個(gè)由時(shí)鐘信號(hào)控制的NMOS晶體管（即N7、N8和N9)連接到地VSS。 Latch的數(shù)據(jù)輸入D通過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器Invl~Inv3分別連接到節(jié)點(diǎn)MN1、MN2 和MN3,而節(jié)點(diǎn)M3被選為輸出信號(hào)Q。兩個(gè)這樣的Latch按圖1的方式串聯(lián)起來(lái)即可構(gòu)成本發(fā) 明的D觸發(fā)器，主Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D， 而本實(shí)例中，從Latch的節(jié)點(diǎn)M3被選為輸出信號(hào)Q。
[0035]圖6所示Latch采用了圖3 (c)所示實(shí)現(xiàn)方式，PM0S晶體管P2的漏極和NM0S晶體管N2 的漏極之間依次插入了一個(gè)由時(shí)鐘信號(hào)控制的PM0S晶體管P10和一個(gè)由時(shí)鐘信號(hào)控制的 匪0S晶體管N10，PM0S晶體管P4的漏極和匪0S晶體管N4的漏極之間依次插入了一個(gè)由時(shí)鐘 信號(hào)控制的PM0S晶體管P11和一個(gè)由時(shí)鐘信號(hào)控制的NM0S晶體管N11，PM0S晶體管P6的漏極 和NM0S晶體管N6的漏極之間依次插入了一個(gè)由時(shí)鐘信號(hào)控制的PM0S晶體管P12和一個(gè)由時(shí) 鐘信號(hào)控制的匪0S晶體管N12。同樣、Latch的數(shù)據(jù)輸入D通過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器 Invl~Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3,而節(jié)點(diǎn)M3被選為輸出信號(hào)Q。兩個(gè)這樣的Latch 按圖1的方式串聯(lián)起來(lái)即可構(gòu)成本發(fā)明的D觸發(fā)器，主Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一 個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D，而本實(shí)例中，從Latch的節(jié)點(diǎn)M3被選為輸出信號(hào)Q。 [0036]圖7所示Latch采用了圖3 (d)所示的傳輸門(mén)方式，即通過(guò)傳輸門(mén)TGI、TG2和TG3實(shí)現(xiàn) 時(shí)鐘信號(hào)對(duì)數(shù)據(jù)通路的控制。PM0S晶體管P13和匪0S管N13構(gòu)成傳輸門(mén)TG1，PM0S晶體管P14 和匪0S管N14構(gòu)成傳輸門(mén)TG2，PM0S晶體管P15和NM0S管N15構(gòu)成傳輸門(mén)TG3。傳輸門(mén)TG1的一 端連接到Ml節(jié)點(diǎn)，另一端連接到NM0S晶體管N1和PM0S晶體管P3的柵極;傳輸門(mén)TG2的一端連 接到M2節(jié)點(diǎn)，另一端連接到NM0S晶體管N3和PM0S晶體管P5的柵極;傳輸門(mén)TG3的一端連接到 M3節(jié)點(diǎn)，另一端連接到NM0S晶體管N5和PM0S晶體管P1的柵極。同樣地，Latch的數(shù)據(jù)輸入D通 過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器Invl~Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3,而節(jié)點(diǎn)M3被選 為輸出信號(hào)Q。兩個(gè)這樣的Latch按圖1的方式串聯(lián)起來(lái)即可構(gòu)成本發(fā)明的D觸發(fā)器，主Latch 的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D，而本實(shí)例中，從Latch的 節(jié)點(diǎn)M3被選為輸出信號(hào)Q。
【主權(quán)項(xiàng)】
1. 一種抗單粒子翻轉(zhuǎn)的D觸發(fā)器，由主從兩級(jí)鎖存器Latch串聯(lián)而成，記為主Latch和從 Latch，主從鎖存器的結(jié)構(gòu)完全相同，其特征在于，主從兩級(jí)鎖存器的Latch內(nèi)核均由6個(gè) PMOS晶體管Pl~?6和6個(gè)匪03晶體管Nl~N6構(gòu)成;Nl的漏極與Pl的漏極、節(jié)點(diǎn)麗1相連，并連 接到P2和M的柵極上，Nl的柵極與N2的漏極相連;N2的漏極與P2的漏極、節(jié)點(diǎn)Ml相連，并連 接到P3與Nl的柵極上，N2的柵極與N5的漏極相連;N3的漏極與P3的漏極、節(jié)點(diǎn)MN2相連，并連 接到P4和N6的柵極上，N3的柵極與N4的漏極相連;M的漏極與P4的漏極、節(jié)點(diǎn)M2相連，并連 接到P5和N3的柵極上，M的柵極與Nl的漏極相連;N5的漏極與P5的漏極、節(jié)點(diǎn)麗3相連，并連 接到P6與N2的柵極上，N5的柵極與N6的漏極相連;N6的漏極與P6的漏極、節(jié)點(diǎn)M3相連，并連 接到Pl和N5的柵極上，N6的柵極與N3的漏極相連;Pl的柵極與N6的漏極相連，Pl的漏極與Nl 的漏極相連;P2的柵極與Nl的漏極相連，P2的漏極與N2的漏極相連;P3的柵極與N2的漏極相 連，P3的漏極與N3的漏極相連;P4的柵極與N3的漏極相連，P4的漏極與M的漏極相連;P5的 柵極與N4的漏極相連，P5的漏極與N5的漏極相連;P6的柵極與N5的漏極相連，P6的漏極與N6 的漏極相連;6個(gè)PMOS晶體管Pl~P6的源極均接電源VDD; 6個(gè)NMOS晶體管Nl~N6的源極均接 地 VSS; 主Latch或從Latch的數(shù)據(jù)輸入D通過(guò)3個(gè)帶時(shí)鐘控制的輸入反相器分別連接到Latch內(nèi) 核中的節(jié)點(diǎn)麗1、麗2和麗3，而Latch內(nèi)核節(jié)點(diǎn)Ml、M2和M3處按照現(xiàn)有技術(shù)中帶時(shí)鐘控制的反 相器那樣各增添一個(gè)由時(shí)鐘控制的PMOS和匪OS晶體管，最終主Latch的Ml或M2或M3節(jié)點(diǎn)中 的任意一個(gè)節(jié)點(diǎn)連接到從Latch的數(shù)據(jù)輸入D，而從Latch的Ml或M2或M3節(jié)點(diǎn)中的任意一個(gè) 節(jié)點(diǎn)即為本發(fā)明D觸發(fā)器的數(shù)據(jù)輸出Q。2. 如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的D觸發(fā)器，其特征在于，所述Latch內(nèi)核節(jié)點(diǎn)Ml、 M2和M3處各增添一個(gè)由時(shí)鐘控制的PMOS晶體管P7、P8和P9，和匪OS晶體管N7、N8和N9; PMOS 晶體管P2、P4和P6的源極各自通過(guò)一個(gè)由時(shí)鐘信號(hào)控制的PMOS晶體管即P7、P8和P9，連接到 電源VDD，而匪OS晶體管N2、N4和N6的源極各自通過(guò)一個(gè)由時(shí)鐘信號(hào)控制的匪OS晶體管即 N7、N8和N9,連接到地VSS5Latch的數(shù)據(jù)輸入D通過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器Invl~ Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3。3. 如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的D觸發(fā)器，其特征在于，所述Latch內(nèi)核節(jié)點(diǎn)Ml、 M2和M3處各增添一個(gè)由時(shí)鐘控制的PMOS晶體管PlO、P11和P12,和匪OS晶體管NlO、N11和 NI 2; PMOS晶體管P2的漏極和匪OS晶體管N2的漏極之間依次插入了一個(gè)由時(shí)鐘信號(hào)控制的 PMOS晶體管PlO和一個(gè)由時(shí)鐘信號(hào)控制的NMOS晶體管N10，PM0S晶體管P4的漏極和NMOS晶體 管M的漏極之間依次插入了一個(gè)由時(shí)鐘信號(hào)控制的PMOS晶體管Pll和一個(gè)由時(shí)鐘信號(hào)控制 的匪OS晶體管NI I，PMOS晶體管P6的漏極和匪OS晶體管N6的漏極之間依次插入了一個(gè)由時(shí) 鐘信號(hào)控制的PMOS晶體管P12和一個(gè)由時(shí)鐘信號(hào)控制的NMOS晶體管N12，Latch的數(shù)據(jù)輸入D 通過(guò)三個(gè)帶時(shí)鐘控制的輸入反相器Invl~Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3。4. 如權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的D觸發(fā)器，其特征在于，所述Latch內(nèi)核節(jié)點(diǎn)Ml、 M2和M3處各增添一個(gè)由時(shí)鐘控制的PMOS晶體管P13、P14和P15,和匪OS晶體管N13、N14和 N15;PM0S晶體管P13和NMOS管N13構(gòu)成傳輸門(mén)TG1，PM0S晶體管P14和NMOS管N14構(gòu)成傳輸門(mén) TG2，PMOS晶體管Pl5和NMOS管Nl5構(gòu)成傳輸門(mén)TG3;傳輸門(mén)TGl的一端連接到Ml節(jié)點(diǎn)，另一端 連接到NMOS晶體管Nl和PMOS晶體管P3的柵極;傳輸門(mén)TG2的一端連接到M2節(jié)點(diǎn)，另一端連接 到匪OS晶體管N3和PMOS晶體管P5的柵極；傳輸門(mén)TG3的一端連接到M3節(jié)點(diǎn)，另一端連接到 匪OS晶體管N5和PMOS晶體管P1的柵極；同樣地，Latch的數(shù)據(jù)輸入D通過(guò)三個(gè)帶時(shí)鐘控制的 輸入反相器Invl~Inv3分別連接到節(jié)點(diǎn)麗1、麗2和麗3。
【文檔編號(hào)】H03K3/3562GK105897223SQ201610196541
【公開(kāi)日】2016年8月24日
【申請(qǐng)日】2016年3月31日
【發(fā)明人】黃鵬程, 陳書(shū)明, 郝培培
【申請(qǐng)人】中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué)