薄膜存儲器技術的l形電容器的制造方法
【專利摘要】本發(fā)明涉及一種非平面的FEOL(前道工序)電容器和一種相關的制造方法，該非平面的FEOL電容器包括設置在電極間的電荷捕獲介電層。在一些實施例中，非平面的FEOL電容器具有設置在襯底上方的第一電極。電荷捕獲介電層在襯底上設置在鄰近第一電極的位置處。電荷捕獲介電層具有“L”形，具有在第一方向上延伸的橫向部分和在第二方向上延伸的垂直部分。第二電極布置在橫向部分上，并通過垂直部分與第一電極間隔開。本發(fā)明還提供了薄膜存儲器技術的L形電容器。
【專利說明】薄膜存儲器技術的L形電容器
[0001]相關申請的交叉參考
[0002]本申請要求于2015年2月6日提交的第62/112，701號美國臨時專利申請的優(yōu)先權。
技術領域
[0003]本發(fā)明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其形成方法。
【背景技術】
[0004]閃速存儲器是可以電擦除和重新編程的電子的非易失性計算機存儲介質(zhì)。該閃速存儲器用于各種各樣的電子器件和設備(如，消費電子產(chǎn)品、汽車等)。常見類型的閃速存儲單元包括堆疊柵極存儲單元和分離柵極存儲單元。與堆疊柵極存儲單元相比，分離柵極存儲單元具有以下一些優(yōu)點:諸如更低的功耗、更高的注入效率、更不易受短溝道效應的影響以及過擦除不敏感性。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種集成電容器，包括:第一電極，設置在襯底上方；電荷捕獲介電層，在所述襯底上設置在鄰近所述第一電極的位置處，其中，所述電荷捕獲介電層包括“L”形或“U”形，并且具有在第一方向上延伸的橫向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；以及第二電極，布置在所述橫向部分上，并通過所述垂直部分與所述第一電極間隔開。
[0006]在該電容器中，所述電荷捕獲介電層包括:第一介電層，設置在所述襯底上方；多個量子點，設置在所述第一介電層上方；以及第二介電層，設置在所述第一介電層和所述多個量子點上方。
[0007]在該電容器中，所述第一電極耦合至接地端或可變電壓值，并且所述第二電極耦合至可變電壓值或接地端。
[0008]在該電容器中，所述第一電極和所述第二電極位于集成芯片的外圍區(qū)域中，所述集成芯片的外圍區(qū)域圍繞包括多個存儲單元的嵌入式存儲區(qū)域。
[0009]在該電容器中，所述第一電極和所述第二電極設置在具有第一摻雜類型的第一阱區(qū)上方；以及所述嵌入式存儲區(qū)域設置在第二阱區(qū)上方，所述第二阱區(qū)具有所述第一摻雜類型或者第二摻雜類型。
[0010]在該電容器中，所述第一電極和所述第二電極在所述襯底上方設置在通過邊界區(qū)域與分離柵極閃速存儲單元橫向間隔開的位置處，所述邊界區(qū)域包括一個或多個隔離結(jié)構和偽結(jié)構。
[0011 ] 在該電容器中，所述第一電極和所述第二電極包括摻雜的多晶硅。
[0012]該電容器還包括:柵極介電層，設置在所述襯底上方，其中，所述第一電極和所述電荷捕獲介電層鄰接所述柵極介電層的頂面或者所述第一電極鄰接所述柵極介電層的頂面。
[0013]該電容器還包括:第二電荷捕獲介電層，設置在所述第一電極的與所述電荷捕獲介電層相對的一側(cè)上，其中，所述第二電荷捕獲介電層包括在所述第一方向上延伸的第二橫向部分和在所述第二方向上延伸的第二垂直部分；以及第三電極，布置在所述第二橫向部分上，并通過所述第二垂直部分與所述第一電極間隔開。
[0014]在該電容器中，所述第二電極和所述第三電極電耦合至第一電壓值或接地端；以及其中，所述第一電極電耦合至所述接地端或所述第一電壓值。
[0015]在該電容器中，所述第一方向基本上垂直于所述第二方向。
[0016]根據(jù)本發(fā)明的另一方面，提供了一種集成芯片，包括:柵極介電層，設置在半導體襯底上方；第一電極，鄰接所述柵極介電層的頂面；電荷捕獲介電層，在鄰近所述第一電極的位置處鄰接所述柵極介電層的頂面，其中，所述電荷捕獲介電層包括在第一方向上延伸的橫向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；第二電極，布置在所述橫向部分上，并通過所述垂直部分與所述第一電極間隔開；以及分離柵極閃速存儲單元，在所述半導體襯底上方設置在通過邊界區(qū)域與所述第一電極和所述第二電極橫向間隔開的位置處。
[0017]在集成芯片中，所述電荷捕獲介電層包括:第一介電層，設置在所述半導體上方；多個量子點，設置在所述第一介電層上方；以及第二介電層，設置在所述第一介電層和所述多個量子點上方。
[0018]在集成芯片中，所述第一方向基本上垂直于所述第二方向。
[0019]在集成芯片中，其中，所述第一電極和所述第二電極設置在具有第一摻雜類型的第一阱區(qū)上方；以及其中，所述分離柵極閃速存儲單元設置在第二阱區(qū)上方，所述第二阱區(qū)具有所述第一摻雜類型或者第二摻雜類型。
[0020]在集成芯片中，所述第一電極和所述第二電極包括摻雜的多晶硅。
[0021]該集成芯片還包括:第二電荷捕獲介電層，設置在所述第一電極的與所述電荷捕獲介電層相對的一側(cè)上，其中，所述第二電荷捕獲介電層包括在所述第一方向上延伸的第二橫向部分和在所述第二方向上延伸的第二垂直部分；以及第三電極，布置在所述第二橫向部分上，并通過所述第二垂直部分與所述第一電極間隔開。
[0022]在集成芯片中，所述第一電極耦合至接地端或可變電壓值，并且所述第二電極耦合至所述可變電壓值或所述接地端。
[0023]根據(jù)本發(fā)明的又一方面，提供了一種形成集成芯片的方法，包括:在半導體襯底上方形成選擇柵極層，所述半導體襯底具有與外圍區(qū)域橫向間隔開的嵌入式存儲區(qū)域；圖案化所述選擇柵極層，以在所述嵌入式存儲區(qū)域中形成選擇柵極，并在所述外圍區(qū)域中形成第一多個電容器電極；在所述選擇柵極和所述第一多個電容器電極上方形成電荷捕獲介電層；在所述電荷捕獲介電層上方形成控制柵極層；以及圖案化所述控制柵極層，以在所述嵌入式存儲區(qū)域中形成控制柵極，并在所述外圍區(qū)域中形成第二多個電容器電極。
[0024]在該方法中，所述第一多個電容器電極包括第一電容器電極；其中，所述電荷捕獲介電層包括“L”形或者“U”形，具有在第一方向上延伸的橫向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；以及其中，所述第二多個電容器電極包括布置在所述橫向部分上的第二電容器電極，所述第二電容器電極通過所述垂直部分與所述第一電容器電極間隔開。
【附圖說明】
[0025]當結(jié)合附圖進行閱讀時，根據(jù)下面詳細描述可以更好地理解本發(fā)明。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。
[0026]圖1示出了具有電荷捕獲介電層的非平面的FEOL(前道工序)電容器的一些實施例的截面圖。
[0027]圖2示出了具有電荷捕獲介電層的非平面的FEOL電容器的一些附加的實施例截面圖。
[0028]圖3A至圖3B示出了具有電荷捕獲介電層的非平面的FEOL電容器的一些附加的實施例的截面圖。
[0029]圖4示出了位于具有嵌入式存儲單元的集成芯片的外圍區(qū)域中的非平面的FEOL電容器的一些實施例的截面圖。
[0030]圖5A至圖5B示出了具有嵌入式閃速存儲器和非平面的FEOL電容器的集成芯片的BEOL連接的一些實施例。
[0031]圖6示出了形成具有電荷捕獲介電層的非平面的FEOL電容器的方法的一些實施例的流程圖。
[0032]圖7示出了形成具有電荷捕獲介電層的非平面的FEOL電容器的方法的一些附加的實施例的流程圖。
[0033]圖8至圖17示出了形成非平面的FEOL電容器具有電荷捕獲介電層的集成芯片的方法的截面圖的一些實施例。
【具體實施方式】
[0034]以下公開內(nèi)容提供了許多不同實施例或?qū)嵗?，用于實現(xiàn)所提供主題的不同特征。以下將描述部件和布置的特定實例以簡化本發(fā)明。當然，這些僅是實例并且不意欲限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成為直接鄰接的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接鄰接的實施例。另外，本發(fā)明可以在多個實例中重復參考標號和/或字符。這種重復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0035]此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關系術語以描述如圖所示的一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語意欲包括使用或操作過程中的器件的不同的方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關系描述符可同樣地作相應地解釋。
[0036]嵌入式存儲器在現(xiàn)代的集成芯片中是常見的。嵌入式存儲器是位于與邏輯功能(如，處理器或ASIC)相同的集成芯片管芯上的電子存儲器。一種常見類型的嵌入式存儲器是嵌入式閃速存儲器。嵌入式閃速存儲單元包括布置在閃速存儲單元的第一和第二源極/漏極區(qū)之間的選擇柵極。閃速存儲單元還包括布置在選擇柵極旁邊的控制柵極?？刂茤艠O通過電荷捕獲介電層與選擇柵極間隔開。
[0037]數(shù)據(jù)可以通過對選擇柵極和控制柵極施加電壓被寫入這樣的閃速存儲單元?，F(xiàn)代的閃速存儲器通常需要高壓(如，電壓約大于或約等于14V)來實施擦除和編程操作。為了實現(xiàn)高壓，可以使用集成電荷栗。集成電荷栗使用電容器來存儲電荷，然后釋放電荷，以實現(xiàn)高壓。通常，平面的PIP(多晶娃-多晶娃間絕緣體-多晶娃，poly-1nterpoly-poly)電容器用于集成電荷栗電路中。然而，這種PIP電容器的高度小于閃速存儲單元的選擇柵極和控制柵極的高度。應該意識到，在制造期間，高度越小會使制造期間所使用在電容器的區(qū)域中的掩模層變得越薄。較薄的掩模層不能給PIP電容器下面的襯底提供足夠的保護，導致襯底損壞，從而器件性能降低。
[0038]因此，本發(fā)明涉及非平面的FEOL電容器及相關的制造方法，該非平面的FEOL電容器包括設置在電極之間的電荷捕獲介電層。根據(jù)使電極所具有的高度基本上等于分離柵極存儲單元的選擇柵極和控制柵極的高度的工藝形成該非平面的FEOL電容器，由此減輕對下面的襯底的損壞。在一些實施例中，非平面的FEOL電容器包括設置在襯底上方的第一電極。電荷捕獲介電層在襯底上設置在鄰近第一電極的位置處。電荷捕獲介電層包括“L”形，具有在第一方向上延伸的橫向部分和在第二方向上延伸的垂直部分。第二電極布置在橫向部分上，并通過垂直部分與第一電極間隔開。非平面的FEOL電容器相比于其占位面積(由于其橫向和垂直部分)而提供相對較大的電容。而且，由于不需要圖案化電容器的頂部極板，所以非平面的FEOL電容器具有相對較低的成本。
[0039]圖1示出了具有電荷捕獲介電層的非平面的前道工序(FEOL)電容器的一些實施例的截面圖。應該意識到，術語FEOL襯里指的是集成芯片的預金屬互連層，使得在形成后道工序(BEOL)金屬互連件(如，器件接觸件、金屬互連線和通孔互連件)之前形成FEOL電容器。
[0040]非平面的FEOL電容器100包括設置在半導體襯底102上的柵極介電層104。包括導電材料的第一電極106設置在半導體襯底102上方的覆蓋柵極介電層104的位置處。在一些實施例中，例如，第一電極106可包括摻雜的多晶娃或金屬(如，招)。在一些實施例中，第一電極106可鄰接柵極介電層104的頂面。
[0041]電荷捕獲介電層108設置在半導體襯底102上方的覆蓋柵極介電層104的位置處并且鄰接第一電極106的側(cè)壁。電荷捕獲介電層108包括“L”形。該“L”形具有在第一方向118上延伸的橫向部分和在第二方向120上延伸的垂直部分。在一些實施例中，第一方向118可基本垂直于第二方向120。垂直部分可鄰接第一電極106的側(cè)壁，而橫向部分可鄰接柵極介電層104的頂面。在一些這樣的實施例中，第一電極106和電荷捕獲介電層108可具有沿著平面基本對齊的底面。在可選實施例中，電荷捕獲介電層108的橫向部分鄰接半導體襯底102的頂面，而不鄰接柵極介電層104的頂面。
[0042]電荷捕獲介電層108可包括三層結(jié)構。在一些實施例中，三層結(jié)構可包括氧化物-氮化物-氧化物(ONO)結(jié)構，其中，該結(jié)構具有第一氧化物層、設置在第一氧化物層上方的氮化物層和設置在氮化物層上方的第二氧化物層。在其他實施例中，三層結(jié)構可包括氧化物-納米晶體-氧化物(ONCO)結(jié)構，該結(jié)構具有第一介電層110、設置在第一介電層110上方的多個量子點112和設置在第一介電層110和多個量子點112上方的第二介電層114。在一些實施例中，第一介電層110和第二介電層114可包括氧化物。在一些實施例中，多個量子點112可包括娃量子點。在其他實施例中，多個量子點112可包括其他材料，諸如鎵、砷化鎵、石墨烯等。
[0043]第二電極116布置在電荷捕獲介電層108的橫向部分的上方。第二電極116通過電荷捕獲介電層108的垂直部分與第一電極106橫向間隔開。在一些實施例中，第二電極116可鄰接電荷捕獲介電層108的橫向部分和垂直部分。在一些實施例中，例如，第二電極116可包括摻雜的多晶硅或金屬。
[0044]在操作期間，將不同的電壓施加給第一電極106和第二電極116。不同的電壓將在第一電極106與第二電極116之間生成電勢差。電勢差生成延伸穿過電荷捕獲介電層108的電場。電場會使具有第一符號的電荷(如，正電荷)聚集在第一電極106上，而使具有相反的第二符號的電荷(如，負電荷)聚集在第二電極116上。電荷的電勢將能量儲存在非平面的FEOL電容器100中。
[0045]圖2示出了具有電荷捕獲介電層的非平面的FEOL電容器200的一些附加的實施例的截面圖。
[0046]非平面的FEOL電容器200包括設置在柵極介電層104上方的多個電極。多個電極包括布置在柵極介電層104的頂面上的第一電極106a和第二電極106b。多個電極還包括通過電荷捕獲介電層202 (如，ONO層或ONCO層)與柵極介電層104垂直間隔開的第三電極116a、第四電極116b和第五電極116c。第一電極106a橫向布置第三電極116a與第四電極116b之間，并且第二電極106b橫向布置在第四電極116b與第五電極116c之間。在多個實施例中，多個電極可包括摻雜的多晶娃或金屬。
[0047]電荷捕獲介電層202包括通過第一電極106a和第二電極106b而橫向間隔開的第一部件202a、第二部件202b和第三部件202c。在一些實施例中，非平面的FEOL電容器200可包括對稱結(jié)構。例如，第一部件202a和第三部件202c可關于延伸穿過第二部件202b的對稱軸對稱。
[0048]電荷捕獲介電層202的第一部件202a具有“L”形，該“L”形包括在第三電極116a下面橫向延伸的第一橫向部分和在第一電極106a與第三電極116a之間延伸的第一垂直部分。在一些實施例中，第一橫向部分鄰接柵極介電層104，而第一垂直部分鄰接第一電極106a和第三電極116a的側(cè)壁。電荷捕獲介電層202的第二部件202b設置在第一電極106a的與第一部件202a相對的一側(cè)上。第二部件202b具有“U”形，其中，該“U”形包括在第四電極116b下面橫向延伸的第二橫向部分、在第一電極106a與第四電極116b之間延伸的第二垂直部分和在第二電極106b與第四電極116b之間延伸的第三垂直部分。電荷捕獲介電層202的第三部件202c設置在第二電極106b的與第二部件202b相對的一側(cè)上。第三部件202c具有“L”形，該“L”形包括在第五電極116c下面橫向延伸的第三橫向部分和在第二電極106b與第五電極116c之間延伸的第四垂直部分。
[0049]電荷捕獲介電層202的部件202a至202c中的每一個都具有橫向電容和垂直電容。例如，電荷捕獲介電層202的第一部件202a具有介于電極116a與半導體襯底102之間的垂直電容Cv。電荷捕獲介電層202的第一部件202a具有介于電極116a與電極106a之間的橫向電容Cl。因此，非平面的FEOL電容器202的電容等于電荷捕獲介電層202的部件202a至202c中的每一個的橫向電容(介于電極106a與116a之間，介于電極106a與116b之間，介于電極116b與106b之間，以及介于電極106b與116c之間)和垂直電容(介于電極116a與半導體襯底102之間，介于電極116b與半導體襯底102之間，以及介于電極116c與半導體襯底102之間)的和。
[0050]圖3A示出了具有電荷捕獲介電層的非平面的FEOL電容器300a的一些附加的實施例的截面圖。
[0051]非平面的FEOL電容器300a包括布置在半導體襯底102上方的介電材料302。在一些實施例中，控制柵極硬掩模層304位于橫向鄰接第三電極116a和第五電極116c的位置處。在一些這樣的實施例中，控制柵極硬掩模層304所具有的側(cè)壁與電荷捕獲介電層202的側(cè)壁基本對齊。在一些實施例中，控制柵極硬掩模層304還可覆蓋第三電極116a、第四電極116b和第五電極116c。在這樣的實施例中，控制柵極硬掩模層304可鄰接電荷捕獲介電層202的第一部件202a、第二部件202b和第三部件202c的側(cè)壁。例如，控制柵極硬掩模層304可包括氮化硅(SiN)。
[0052]在一些實施例中，選擇柵極硬掩模層308可布置在第一電極106a和第二電極106b上方。在一些實施例中，選擇柵極硬掩模層308所具有的側(cè)壁與第一電極106a和第二電極106b的側(cè)壁基本對齊。此外，間隔件層306可布置在第三電極116a和第五電極116c的外邊緣的上方。例如，間隔件層306可包括氮化硅(SiN)。在一些實施例中，間隔件層306所具有的側(cè)壁與第三電極116a和第五電極116c的側(cè)壁基本對齊。
[0053]層間介電(ILD)層310位于介電材料302上方。在一些實施例中，ILD層310可包括低k介電層、超低k介電層、極低k介電層和/或二氧化硅層。包括導電材料的多個接觸件312垂直延伸穿過ILD層310，以鄰接多個電極。在一些實施例中，多個接觸件312可將電極116a至116c連接至第一電勢，并且將電極106a至106b以及襯底102連接至接地端。在另一些實施例中，多個接觸件312可將電極116a至116c連接至接地端，并且將電極106a至106b連接至第一電勢。在一些實施例中，多個接觸件312可包括鎢、銅和/或鋁。盡管多個接觸件312示出為接觸第三電極116a、第四電極116b和第五電極116c，但是應該意識到，附加的接觸件(未示出)也可延伸穿過ILD層，以鄰接第一電極106a和第二電極
106bo
[0054]在一些實施例中，如圖3A所示，非平面的FEOL電容器300a可包括具有不同寬度的電極116a至116c的“類單元(cell like)”布局。由于這種布局類似于分離柵極閃速存儲單元中的電極的寬度，所以這種布局為“類單元”，其中這種布局具有更小的漏電極以提高熱電子注入。在這樣的實施例中，電極106a和106b的相對側(cè)的電極具有不同的寬度。例如，電極116a具有第一寬度W1,而電極116b具有大于第一寬度W1的更大的第二寬度w /。
[0055]在一些可選實施例中，如圖3B所示，非平面的FEOL電容器300b可包括具有基本相等的寬度的電極116a’、116b和116c’的“類電源(source like)”布局。在這種實施例中，電極106a和106b的相對側(cè)的電極具有基本相等的寬度。例如，電極116a’、電極116b和電極116c’具有第二寬度W1'。
[0056]圖4示出了位于具有嵌入式存儲單元的集成芯片400的外圍區(qū)域中的非平面的FEOL電容器的一些實施例的截面圖。
[0057]集成芯片400包括嵌入式存儲區(qū)域402和外圍區(qū)域414。嵌入式存儲區(qū)域402通過邊界區(qū)域410與外圍區(qū)域414間隔開。邊界區(qū)域410被配置為提供嵌入式存儲區(qū)域402與外圍區(qū)域414之間的電隔離。
[0058]嵌入式存儲區(qū)域402包括多個存儲單元。在一些實施例中，嵌入式存儲區(qū)域402包括一對分離柵極閃存單元403，該閃存單元包括第一存儲單元403a和第二存儲單元403b。在一些實施例中，該對分離柵極閃存單元403設置在具有第一摻雜類型(如，P型摻雜)的第一阱區(qū)404的上方。在一些實施例中，第一存儲單元403a和第二存儲單元403b關于對稱軸互為鏡像。
[0059]該對分離柵極閃存單元403包括兩個單獨的源極/漏極區(qū)406a、406c和存儲單元403a、403b之間共享的共同的源極/漏極區(qū)406b。第一存儲單元403a和第二存儲單元403b分別包括選擇柵極SGp SG2和控制柵極CG:、CG2，并且這些柵極布置在單元的相應的溝道區(qū)的上方。選擇柵極SGjP SG2包括導電的選擇柵極材料(如，摻雜的多晶硅)，并且控制柵極CGjP CG2包括導電的控制柵極材料(如，摻雜的多晶硅)。電荷捕獲介電層202在相應的存儲單元403a和403b中設置在控制柵極CG1' CG2與選擇柵極SG n SG2之間。選擇柵極SGJP SG 2間隔開距離d 10在一些實施例中，介電材料408設置在選擇柵極3匕與SG 2之間。在這種實施例中，包括導電材料(如，鎢、氮化鈦等)的接觸件312垂直延伸穿過介電材料408到達下面的共享漏極區(qū)406b。
[0060]邊界區(qū)域410包括一個或多個隔離結(jié)構412。在一些實施例中，該一個或多個隔離結(jié)構412可包括延伸進半導體襯底102中的淺溝槽隔離(STI)結(jié)構。在一些實施例中，邊界區(qū)域410還包括電閑置的(electrically inactive)偽結(jié)構411。在一些實施例中，偽結(jié)構411包括設置在柵極介電層104上方的偽選擇柵極SGd。偽選擇柵極SGd鄰接相對側(cè)的電荷捕獲介電層202。電荷捕獲介電層202將偽選擇柵極SGd與偽控制柵極CG」司隔開。偽控制柵極CGd和偽選擇柵極SG d是電閑置的(即，不與BEOL金屬互連層連接)。
[0061]外圍區(qū)域414包括具有非平面的FEOL電容器415的電容器區(qū)416a和包括多個邏輯元件的邏輯區(qū)416b。非平面的FEOL電容器415包括多個電極E 5。電極EjP E 2包括與選擇柵極SGJP SG 2相同的選擇柵極材料。電極E 3至E 5包括與控制柵極CG CG 2相同的控制柵極材料。在一些實施例中，電極EJP E2間隔開的距離(12大于距離七。多個電極E1至E 5所具有的頂面與分離柵極閃速存儲單元403的控制柵極CG pCG2和選擇柵極SG pSG2的頂面基本對齊。在一些實施例中，非平面的FEOL電容器415設置在具有的第二摻雜類型(如，η型摻雜)的第二阱區(qū)418的上方，該第二摻雜類型不同于第一阱區(qū)404的第一摻雜類型。在可選實施例中，第二阱區(qū)418具有第一摻雜類型。
[0062]多個邏輯元件可包括高k金屬柵極晶體管417。該高k金屬柵極晶體管417包括高k介電層420和上面的替換金屬柵電極422。在一些實施例中，高k介電層420可包括底部高溫氧化物層和上面的高k介電層，例如，該高k介電層包括氧化鉿(HfO)、硅鉿氧化物(HfS1)、鋁鉿氧化物(HfAlO)或鉭鉿氧化物(HfTaO)。在一些實施例中，蝕刻停止層(未示出)布置在高k介電層420與上面的替換金屬柵電極422之間。
[0063]圖5A至圖5B示出了具有嵌入式閃速存儲器和非平面的FEOL電容器的集成芯片500的金屬互連方案的一些實施例。
[0064]如圖5A所示，在一些實施例中，非平面的FEOL電容器415的電極EjPE2電連接至接地端。非平面的FEOL電容器415的電極E3至E5電連接至具有可變電壓值的共享金屬互連線。半導體襯底102也連接至接地端。通過將電極Ep E2和半導體襯底102連接至接地端，以及將電極^至E 5連接至可變電壓值，在電極E 1、E2與電極E^E 5之間以及在電極E3S E 5與半導體襯底102之間形成電容。
[0065]應該意識到，不管嵌入式存儲區(qū)域402中的分離柵極存儲單元的類型如何，非平面的FEOL電容器415的連接保持相同。例如，圖5A示出了不具有漏極控制柵極的分離柵極存儲單元502。在這樣的分離柵極存儲單元502中，選擇柵極SGjP SG2連接在一起。圖5B示出了具有介于選擇柵極5匕與SG 2之間的漏極控制柵極CG 3的分離柵極存儲單元504。在這樣的分離柵極存儲單元504中，選擇柵極SGJP SG 2連接至接地端。
[0066]圖6示出了形成具有非平面的FEOL電容器的集成芯片的方法600的一些實施例的流程圖，該非平面的FEOL電容器具有電荷捕獲介電層。
[0067]盡管本文所公開方法(如，方法600和700)被示出并描述為一系列的步驟或事件，但是應該意識到，所示出的這樣的步驟或事件的順序不應該被理解為限制的意思。例如，除了本文中所示出的和/或本文中所描述的步驟之外，一些步驟以不同的順序出現(xiàn)和/或與其他的步驟同時出現(xiàn)。而且，并不是所有示出的步驟都是實現(xiàn)一個或多個方面或本文中所描述的實施例所必需的。而且，可以在一個或多個分離的步驟和/或階段中實施本文所描述的一個或多個步驟。
[0068]在步驟602中，形成嵌入式閃速存儲單元。該嵌入式閃速存儲單元具有通過電荷捕獲介電層與控制柵極間隔開的選擇柵極。
[0069]在步驟604中，非平面的FEOL電容器連同嵌入式閃速存儲單元一起同時形成。非平面的FEOL電容器包括多個電極，該多個電極的頂面與嵌入式閃速存儲單元的控制柵極和選擇柵極基本共面。應該意識到，術語“同時”并不意味著用于形成非平面的FEOL電容器和嵌入式閃速存儲單元的所有的制造步驟是同時執(zhí)行的，而是用于形成非平面的FEOL電容器和嵌入式閃速存儲單元的制造步驟中的至少一個步驟是同時執(zhí)行的。
[0070]在步驟606中，介電材料形成在嵌入式閃速存儲單元和非平面的FEOL電容器的上方。
[0071 ] 在步驟608中，接觸件形成在介電材料中。
[0072]圖7示出了形成具有非平面的FEOL電容器的集成芯片的方法700的一些附加的實施例的流程圖，該非平面的FEOL電容器具有電荷捕獲介電層。
[0073]在步驟702中，選擇柵極層形成在柵極介電層與襯底上方。
[0074]在步驟704中，圖案化選擇柵極材料，以在分離柵極閃速存儲單元中形成選擇柵極，并在非平面的FEOL電容器中形成第一多個電容器電極。
[0075]在步驟706中，電荷捕獲介電層形成在選擇柵極和第一多個電容器電極上方。
[0076]在步驟708中，控制柵極層形成在電荷捕獲介電層上方。
[0077]在步驟710中，圖案化控制柵極層，以在分離柵極閃速存儲單元中形成控制柵極，并在非平面的FEOL電容器中形成第二多個電容器電極。
[0078]在步驟712中，執(zhí)行回蝕刻工藝，以使控制柵極和第二多個電容器電極凹進。
[0079]在步驟714中，去除設置在分離柵極閃速存儲單元的選擇柵極之間的控制柵極(即，漏極側(cè)控制柵極)。
[0080]在步驟716中，選擇性地去除電荷捕獲介電層。
[0081]在步驟718中，介電材料形成在襯底上方。
[0082]在步驟720中，執(zhí)行平坦化工藝，使選擇柵極、控制柵極和電容器電極的上表面共面。
[0083]在步驟722中，接觸件形成在介電材料上方的層間介電層中。
[0084]圖8至圖17是形成具有非平面的FEOL電容器的集成芯片的方法的截面圖的一些實施例，其中，該非平面的FEOL電容器具有電荷捕獲介電層。盡管關于方法700描述圖8至圖17，但是應該意識到，圖8至圖17中所公開的結(jié)構并不限制于這種方法，而是該結(jié)構可以作為獨立于該方法的單獨的結(jié)構。
[0085]圖8示出了對應于步驟702至704的集成芯片的截面圖800的一些實施例。
[0086]如截面圖800所示，集成芯片包括具有嵌入式存儲區(qū)域402和外圍區(qū)域414的半導體襯底102，其中嵌入式存儲區(qū)域402與外圍區(qū)域414通過邊界區(qū)域410間隔開。嵌入式存儲區(qū)域402包括具有第一摻雜類型(如，P型摻雜)的第一阱區(qū)404。外圍區(qū)域414包括具有第二摻雜類型(如，η型摻雜)的第二阱區(qū)418，或者第一摻雜類型的第二阱區(qū)418。
[0087]柵極介電層802 (如，S12)形成在半導體襯底102上方。在一些實施例中，柵極介電層802包括氧化物(如，S12),通過熱工藝或通過沉積工藝(如，化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)等)的方法形成該氧化物。選擇柵極層804形成在柵極介電層802上方。在一些實施例中，選擇柵極層804可包括通過沉積工藝(如，CVD、PVD、ALD等)形成的摻雜多晶硅或金屬。
[0088]在沉積之后，根據(jù)被配置為限定選擇柵極材料堆疊件808的選擇柵極硬掩模層806來圖案化選擇柵極層804。在一些實施例中，選擇柵極硬掩模層806可包括第一硬掩模層806a和上面的第二硬掩模層806b。可根據(jù)光刻工藝來圖案化選擇柵極硬掩模層806。然后，將選擇柵極層804選擇性在未被選擇柵極硬掩模層806掩蔽的區(qū)域中暴露于蝕刻劑，以在嵌入式存儲區(qū)域402中形成選擇柵極SG”SG2，在邊界區(qū)域410中形成偽選擇柵極SGd，以及在外圍區(qū)域414中形成第一多個電容器電極EpE2t3在一些實施例中，選擇柵極硬掩模層806可包括一種或多種氧化物(如，S12)或氮化物(如，SiN)。
[0089]圖9示出了對應于步驟706至708的集成芯片的截面圖900的一些實施例。
[0090]如截面圖900所示，電荷捕獲介電層902形成在半導體襯底102和選擇柵極材料堆疊件808上方。電荷捕獲介電層902鄰接選擇柵極材料堆疊件808之間的柵極介電層802、圖案化的選擇柵極層804的側(cè)壁和選擇柵極硬掩模層806的頂面。在一些實施例中，電荷捕獲介電層902可包括三層結(jié)構。在一些實施例中，三層結(jié)構可具有第一介電層110、設置在第一介電層110上方的多個量子點112以及設置在第一介電層110和多個量子點112上方的第二介電層114。
[0091 ] 控制柵極層904共形地形成在電荷捕獲介電層902上。在一些實施例中，控制柵極層904可包括摻雜的多晶硅。在一些實施例中，控制柵極層904可包括通過沉積工藝(如，CVD、PVD、ALD等)所形成的摻雜的多晶硅或金屬。間隔件層906共形地形成在控制柵極層904上。在一些實施例中，間隔件層906可包括通過沉積工藝所形成的氧化物(如，S12)或氮化物(如，SiN) ο
[0092]圖10示出了對應于步驟710的集成芯片的截面圖1000的一些實施例。
[0093]如截面圖1000所示，圖案化控制柵極層904。在一些實施例中，通過執(zhí)行第一蝕刻工藝來圖案化控制柵極層1002，從而將襯底暴露于第一蝕刻劑1004，該第一蝕刻劑1004被配置為去除控制柵極層1002和間隔件層306的部分。第一蝕刻工藝保留控制柵極層1002的垂直部分和沿著電荷捕獲介電層902的側(cè)壁所設置的間隔件層306 ο在一些實施例中，第一蝕刻劑1004包括干蝕刻(如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等離子體蝕刻)。
[0094]圖11示出了對應于步驟712的集成芯片的截面圖1100的一些實施例。
[0095]如截面圖1100所示，執(zhí)行回蝕刻工藝以使控制柵極層1002凹進，從而在嵌入式存儲區(qū)域402中形成控制柵極061至CG3，并在外圍區(qū)域414中形成第二多個電容器電極E3至E5?；匚g刻工藝選擇性地將控制柵極層1002暴露于第二蝕刻劑1104。第二蝕刻劑1104具有大蝕刻選擇性，該蝕刻劑蝕刻控制柵極層1002(如，多晶硅)而基本上不蝕刻間隔件層306 (如，氧化物和/或氮化物材料)。該回蝕刻工藝減小了控制柵極層1002的高度，使得控制柵極0匕至CG 3和第二多個電容器電極E 3至E 5所具有的上表面與選擇柵極SG pSGjP第一多個電容器電極Ep E2的上表面基本對齊。在一些實施例中，掩模層1102可設置在襯底和電荷捕獲介電層902上方。在一些實施例中，掩模層1102可包括通過旋涂或其他適當?shù)姆椒ㄐ纬稍谝r底上的底部抗反射涂層(BARC)。BARC在嵌入式存儲區(qū)域402與外圍區(qū)域414之間具有基本均勻的厚度。
[0096]圖12示出了對應于步驟714的集成芯片的截面圖1200的一些實施例。
[0097]如截面圖1200所示，控制柵極硬掩模層304形成在控制柵極CG1S CG3和第二多個電容器電極^至E 5上?？赏ㄟ^沉積工藝和隨后的蝕刻工藝來形成控制柵極硬掩模層304。在一些實施例中，例如，控制柵極硬掩模層304可包括氧化物或氮化物。
[0098]圖13至圖14示出了對應于步驟714的集成芯片的截面圖1300和1400的一些實施例。
[0099]如截面圖1300所示，掩模結(jié)構1302形成在襯底上方。在一些實施例中，掩模結(jié)構1302可包括通過旋涂或其他適當?shù)姆椒ㄐ纬稍谝r底上的BARC 1304。BARC 1304在嵌入式存儲區(qū)域402與外圍區(qū)域414之間具有基本均勻的厚度。BARC 1304被配置為在隨后執(zhí)行的蝕刻期間保護襯底。掩模結(jié)構1302還可包括覆蓋BARC 1304的光刻膠層1306。掩模結(jié)構1302包括分離柵極閃速存儲單元的控制柵極CG3 (即，介于選擇柵極3匕與SG2之間)上方的開口 1308。
[0100]如截面圖1400所示，實施第二蝕刻工藝，以去除控制柵極CG3 (即，漏極側(cè)控制柵極)。第二蝕刻工藝根據(jù)掩模結(jié)構1302選擇性地將控制柵極CG3暴露于第三蝕刻劑1402中。將第三蝕刻劑1402配置為去除控制柵極CG3。在一些實施例中，第三蝕刻劑1402包括干蝕刻劑。
[0101]圖15示出了對應于步驟716的集成芯片的截面圖1500的一些實施例。
[0102]如截面圖1500所示，選擇性地去除電荷捕獲介電層202?？赏ㄟ^將襯底暴露于第四蝕刻劑1502來去除電荷捕獲介電層202。
[0103]隨后，可根據(jù)上層中的開口在第一阱區(qū)404中形成源極/漏極延伸區(qū)域(未示出)。例如，可通過用摻雜物(諸如，硼(B)或磷(P))注入襯底來形成源極和漏極區(qū)。隨后可通過退火工藝迫使摻雜物進入半導體襯底102。
[0104]圖16示出了對應于步驟718至720的集成芯片的截面圖1600的一些實施例。
[0105]如截面圖1600所示，介電材料302形成在半導體襯底102上，并且隨后執(zhí)行平坦化工藝。平坦化工藝去除了襯里1602以上的材料，使選擇柵極SGpSG2和控制柵極CG1XG2以及電容器電極El至E5的上表面共面。在一些實施例中，介電材料302可包括通過沉積工藝(如，CVD、PVD等)的方法所形成的氧化硅。在一些實施例中，例如，平坦化工藝可包括化學機械拋光(CMP)工藝。
[0106]圖17示出了對應于步驟722的集成芯片的截面圖1700的一些實施例。
[0107]如截面圖1700所示，接觸件312形成在覆蓋介電層302的層間介電(ILD)層310中。接觸件312可通過以下步驟來形成:選擇性地蝕刻ILD層310以形成開口，隨后在開口中沉積導電材料。在一些實施例中，例如，導電材料可包括鎢(W)或氮化鈦(TiN)。
[0108]因此，本發(fā)明涉及一種非平面的FEOL (前道工序)電容器和一種相關的制造方法，該非平面的FEOL電容器包括設置在電極之間的電荷捕獲介電層。
[0109]在一些實施例中，本發(fā)明涉及一種集成電容器。該集成電容器包括設置在襯底上方的第一電極。電荷捕獲介電層設置在襯底上的鄰近第一電極的位置處。電荷捕獲介電層構成“L”形，具有在第一方向上延伸的橫向部分和在不同于第一方向的第二方向上延伸的垂直部分。第二電極布置在橫向部分上，并通過垂直部分與第一電極間隔開。
[0110]在其他的實施例中，本發(fā)明涉及一種集成芯片。該集成芯片包括設置在半導體襯底上方的柵極介電層和鄰接柵極介電層的頂面的第一電極。電荷捕獲介電層在鄰近第一電極的位置處鄰接柵極介電層的頂面。電荷捕獲介電層包括在第一方向上延伸的橫向部分和在不同于第一方向的第二方向上延伸的垂直部分。第二電極布置在橫向部分上，并通過垂直部分與第一電極間隔開。分離柵極閃速存儲單元在通過邊界區(qū)域與第一電極橫向間隔開的位置處設置在襯底上方。
[0111]在又一個實施例中，本發(fā)明涉及一種形成集成芯片的方法。該方法包括:在半導體襯底上方形成選擇柵極層，該半導體襯底具有與外圍區(qū)域橫向間隔開的嵌入式存儲區(qū)域；并且圖案化選擇柵極層，以在嵌入式存儲區(qū)域中形成選擇柵極，并在外圍區(qū)域中形成第一多個電容器電極。該方法還包括在選擇柵極和第一多個電容器電極上方形成電荷捕獲介電層。該方法還包括:在電荷捕獲介電層上方形成控制柵極層；并且圖案化控制柵極層，以在嵌入式存儲區(qū)域中形成控制柵極，并在外圍區(qū)域中形成第二多個電容器電極。
[0112]上面論述了若干實施例的部件，使得本領域普通技術人員可以更好地理解本發(fā)明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發(fā)明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的處理和結(jié)構。本領域普通技術人員也應該意識到，這種等效構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。
【主權項】
1.一種集成電容器，包括: 第一電極，設置在襯底上方； 電荷捕獲介電層，在所述襯底上設置在鄰近所述第一電極的位置處，其中，所述電荷捕獲介電層包括“L”形或“U”形，并且具有在第一方向上延伸的橫向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；以及 第二電極，布置在所述橫向部分上，并通過所述垂直部分與所述第一電極間隔開。2.根據(jù)權利要求1所述的電容器，其中，所述電荷捕獲介電層包括: 第一介電層，設置在所述襯底上方； 多個量子點，設置在所述第一介電層上方；以及 第二介電層，設置在所述第一介電層和所述多個量子點上方。3.根據(jù)權利要求1所述的電容器，其中，所述第一電極耦合至接地端或可變電壓值，并且所述第二電極耦合至可變電壓值或接地端。4.根據(jù)權利要求1所述的電容器，其中，所述第一電極和所述第二電極位于集成芯片的外圍區(qū)域中，所述集成芯片的外圍區(qū)域圍繞包括多個存儲單元的嵌入式存儲區(qū)域。5.根據(jù)權利要求4所述的電容器， 其中，所述第一電極和所述第二電極設置在具有第一摻雜類型的第一阱區(qū)上方；以及所述嵌入式存儲區(qū)域設置在第二阱區(qū)上方，所述第二阱區(qū)具有所述第一摻雜類型或者第二摻雜類型。6.根據(jù)權利要求1所述的電容器，其中，所述第一電極和所述第二電極在所述襯底上方設置在通過邊界區(qū)域與分離柵極閃速存儲單元橫向間隔開的位置處，所述邊界區(qū)域包括一個或多個隔離結(jié)構和偽結(jié)構。7.根據(jù)權利要求1所述的電容器，其中，所述第一電極和所述第二電極包括摻雜的多晶娃。8.根據(jù)權利要求1所述的電容器，還包括: 柵極介電層，設置在所述襯底上方，其中，所述第一電極和所述電荷捕獲介電層鄰接所述柵極介電層的頂面或者所述第一電極鄰接所述柵極介電層的頂面。9.一種集成芯片，包括: 柵極介電層，設置在半導體襯底上方； 第一電極，鄰接所述柵極介電層的頂面； 電荷捕獲介電層，在鄰近所述第一電極的位置處鄰接所述柵極介電層的頂面或者所述半導體襯底的頂面，其中，所述電荷捕獲介電層包括在第一方向上延伸的橫向部分和在不同于所述第一方向的第二方向上延伸的垂直部分； 第二電極，布置在所述橫向部分上，并通過所述垂直部分與所述第一電極間隔開；以及分離柵極閃速存儲單元，在所述半導體襯底上方設置在通過邊界區(qū)域與所述第一電極和所述第二電極橫向間隔開的位置處。10.一種形成集成芯片的方法，包括: 在半導體襯底上方形成選擇柵極層，所述半導體襯底具有與外圍區(qū)域橫向間隔開的嵌入式存儲區(qū)域； 圖案化所述選擇柵極層，以在所述嵌入式存儲區(qū)域中形成選擇柵極，并在所述外圍區(qū)域中形成第一多個電容器電極； 在所述選擇柵極和所述第一多個電容器電極上方形成電荷捕獲介電層； 在所述電荷捕獲介電層上方形成控制柵極層；以及 圖案化所述控制柵極層，以在所述嵌入式存儲區(qū)域中形成控制柵極，并在所述外圍區(qū)域中形成第二多個電容器電極。
【文檔編號】H01L49/02GK105870324SQ201510770830
【公開日】2016年8月17日
【申請日】2015年11月12日
【發(fā)明人】莊學理, 吳偉成, 張健宏
【申請人】臺灣積體電路制造股份有限公司