專利名稱：具有允許在制造工藝期間進(jìn)行電性測量的包括芯片內(nèi)部電性測試結(jié)構(gòu)的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
一般而言，本發(fā)明關(guān)于集成電路制造的領(lǐng)域，更詳而言之，關(guān)于基于相應(yīng)的電性測 試結(jié)構(gòu)監(jiān)控半導(dǎo)體裝置的電性測量數(shù)據(jù)。
背景技術(shù)：
今日的全球性市場迫使量產(chǎn)(mass product)制造商以低價提供高品質(zhì)的產(chǎn)品。 對于降低產(chǎn)品成本而言，改善產(chǎn)率(yield)與工藝效率是相當(dāng)重要的。在此，因為必須結(jié)合 切邊技術(shù)(cutting-edge technology)與量產(chǎn)技術(shù)，所以這對于半導(dǎo)體制造領(lǐng)域而言特別 有效。由于在現(xiàn)代半導(dǎo)體設(shè)施中，成本極度集中在所需的設(shè)備并且主導(dǎo)總產(chǎn)品成本，因此半 導(dǎo)體制造商的目標(biāo)是降低消耗原料與消耗品，同時改善工藝工具利用。因此，高度工具利用 結(jié)合高生產(chǎn)產(chǎn)率(亦即，良好裝置與具缺陷裝置(faulty device)的高比例)造成利益率 (profitability)的增加。集成電路典型上以自動化或半自動化設(shè)施，藉此通過大量的工藝與計量 (metrology)步驟以完成所述裝置。半導(dǎo)體裝置必須通過的工藝步驟與計量步驟的數(shù)量與 類型取決于欲制造的半導(dǎo)體裝置的特性。常見用于集成電路的工藝流程可包含多個光刻 (photolithography)步驟，以將特性裝置層的電路圖案投影進(jìn)入光阻層(resist layer), 接著將電路圖案進(jìn)行圖案化以形成光阻掩模(resist mask)，使用在進(jìn)一步工藝中，用于通 過例如蝕刻、植入、沉積、拋光及退火工藝等而在裝置層中形成裝置特征。因此，一層接著一 層，基于用于特定裝置的各個不同層的特定光刻掩模組實施多個工藝步驟。舉例而言，精 密的CPU需要數(shù)百個工藝步驟，各個工藝步驟皆必須在特定的工藝容限(process margin) 內(nèi)實施，以便達(dá)到所欲的裝置規(guī)格。因為這些工藝中許多皆非常關(guān)鍵，因此必須實施多個計 量步驟以有效率地監(jiān)控并控制該工藝流程。典型的計量工藝可包含層厚度的測量、關(guān)鍵特 征(如晶體管柵極長度、摻雜物分布測量、缺陷數(shù)量、缺陷尺寸與缺陷類型、電性特性(如晶 體管驅(qū)動電流)、晶體管柵極電壓(亦即，在場效應(yīng)晶體管的溝道區(qū)域中形成導(dǎo)電溝道的電 壓)、電導(dǎo)(transconductance)(亦即，驅(qū)動電流隨柵極電壓的變化)以及類似特征)的尺 寸判斷。如同大多數(shù)工藝容限是依特定裝置而定，許多計量工藝與實際制造工藝針對所欲 的裝置而特別設(shè)計，并且對于適當(dāng)?shù)挠嬃颗c工藝工具需要特定的參數(shù)設(shè)定。在半導(dǎo)體設(shè)施中，通常同時制造多種不同的產(chǎn)品類型，如不同設(shè)計與存儲容量的 存儲器芯片、不同設(shè)計與運作速度的CPU等，其中，在制造ASIC(專用集成電路)的生產(chǎn)線 中可能有數(shù)百或更多種不同的產(chǎn)品類型。由于各種不同類型的產(chǎn)品可能需要特定的工藝流 程、用于光刻的不同掩模組，因此各種工藝工具(如沉積工具、蝕刻工具、植入工具、化學(xué)機(jī) 械拋光(CMP)工具、計量工具等)可能需要經(jīng)過特殊設(shè)定。因此，由于典型上測試數(shù)據(jù)是依 據(jù)產(chǎn)品類型、工藝流程等進(jìn)行分類，亦產(chǎn)生大量的測量數(shù)據(jù)，因此多種不同工具參數(shù)設(shè)定與 產(chǎn)品類型在制造環(huán)境下可能同時遭遇到困難。因此，在個別工具中處理相應(yīng)的產(chǎn)品類型時，即使是相同類型的工藝工具亦可能需要施加大量不同的工藝配方在所述工藝工具。然而，由于快速的產(chǎn)品變化與相關(guān)的高度 工藝變化性，工藝與計量工具中所實施的工藝配方序列(或功能性結(jié)合設(shè)備群組)以及配 方本身可能必須經(jīng)常變更。因此，當(dāng)工具性能顯著地影響著個別裝置的整體生產(chǎn)成本時，工 具性能就生產(chǎn)能力與產(chǎn)率而論是非常關(guān)鍵的制造參數(shù)。因此，為了降低過度處理有缺陷的 裝置并識別出工藝流程與工藝工具中的瑕疵，對于影響產(chǎn)率的工藝或工藝序列付出相當(dāng)大 的努力以監(jiān)控該半導(dǎo)體設(shè)施中的工藝流程。舉例而言，在該生產(chǎn)工藝的許多階段，實施檢查 步驟以監(jiān)控所述裝置的狀態(tài)。此外，可產(chǎn)生其他測量數(shù)據(jù)，用于控制各種工藝，其中，該測量 數(shù)據(jù)可用以作為前饋及/或反饋數(shù)據(jù)(feed forward and/or feedback data)?？赏ㄟ^專用結(jié)構(gòu)得到用于控制生產(chǎn)工藝(如光刻工藝等)的測量數(shù)據(jù)，若這接專 用結(jié)構(gòu)所消耗的相應(yīng)面積可相容于所欲的電路布局的整體設(shè)計準(zhǔn)則，則所述專用結(jié)構(gòu)可置 在該管芯區(qū)域(chip region)內(nèi)。在其他情況下，所述測試結(jié)構(gòu)典型上可設(shè)置在實際管芯區(qū) 域外部的范圍，該范圍亦可稱作為框架(frame)，當(dāng)分離所述個別管芯區(qū)域時，可用于將該 襯底切塊(dice)。在完成半導(dǎo)體裝置(如CPU與類似裝置)的復(fù)雜制造序列期間，可(例如 通過檢查工具及類似工具)產(chǎn)生大量的測試數(shù)據(jù)，由于大量復(fù)雜的制造工藝，因此難以評 估制造工藝彼此間的互相依附，可對于某些工藝或序列建立工廠目標(biāo)，假設(shè)成用以提供工 藝視窗，以得到所欲程度的經(jīng)完成裝置最終電性行為。也就是說，可基于個別的在線測量數(shù) 據(jù)(inline measurement data)監(jiān)控并控制復(fù)雜的個別工藝或相關(guān)序列，使得相應(yīng)的工藝 結(jié)果可維持在特定的工藝容限之內(nèi)。該特定工藝容限可基于所欲的產(chǎn)品的最終電性性能而 定。因此，鑒于先進(jìn)的整體工藝控制并且基于最終電性性能適當(dāng)?shù)劓i定各種工藝，可在非常 早期的制造階段基于設(shè)置在該框架區(qū)域中的專用測試結(jié)構(gòu)結(jié)合形成在該金屬化系統(tǒng)中的 適當(dāng)探針墊片(probe pad)來產(chǎn)生電性測量數(shù)據(jù)。這些電性測試結(jié)構(gòu)可包括適當(dāng)?shù)碾娐吩?件(如晶體管、導(dǎo)線、電容器及類似元件)，所述電路元件可適當(dāng)?shù)剡B接至所述探針墊片，以 便讓允許專用測量策略評估該測試結(jié)構(gòu)中各種電路元件的電性性能，該測試結(jié)構(gòu)中各種電 路元件的電性性能可能接著與該實際管芯區(qū)域中的電路元件的性能有關(guān)。這些電性測量數(shù) 據(jù)可包含導(dǎo)電結(jié)構(gòu)的電阻值、晶體管的柵極電壓、晶體管的驅(qū)動電流能力、漏電流(leakage current)等，其中，相關(guān)的大量制造工藝可能影響這些電性特性。由于這些電性測量數(shù)據(jù)可 在整體制造工藝中非常晚期的階段得到，因此典型上其中已形成有相應(yīng)的測試結(jié)構(gòu)的實際 制造工藝存在有顯著的延遲，因此為了考量該顯著的延遲，需要精密的預(yù)測性工藝控制策 略，對于典型的半導(dǎo)體生產(chǎn)環(huán)境而言，該顯著的延遲甚至可能達(dá)到數(shù)周。此外，若在關(guān)鍵制 造工藝與相關(guān)電性測量數(shù)據(jù)傳遞之間的時間周期內(nèi)發(fā)生工廠干擾，則提供相應(yīng)的電性測量 數(shù)據(jù)所出現(xiàn)的顯著的延遲可能因而造成大量產(chǎn)品具有低于所欲的性能特性的可能性。參照圖Ia至圖lb，將于伴隨基于經(jīng)習(xí)知方法所形成的電性測試結(jié)構(gòu)的習(xí)知制造 與工藝控制策略的某些問題上更進(jìn)一步地描述包含電性測試結(jié)構(gòu)的半導(dǎo)體裝置。圖Ia示意地描繪半導(dǎo)體裝置100的頂面圖式，包括管芯區(qū)域110，該管芯區(qū)域110 被理解為該半導(dǎo)體裝置100中依據(jù)設(shè)計準(zhǔn)則形成有電路元件與相關(guān)金屬化系統(tǒng)的范圍，以 便建立具有特定電性行為的功能性集成電路。因此，名詞管芯區(qū)域應(yīng)被理解為包含在特定 范圍內(nèi)提供所欲的功能性行為所需的任何材料(如襯底材料、半導(dǎo)體區(qū)域、絕緣材料與金 屬等)。應(yīng)體認(rèn)到，在大部分用于形成該半導(dǎo)體裝置100的制造序列期間，可在適當(dāng)襯底(如 半導(dǎo)體晶片(wafer)與類似襯底)上定義有多個管芯區(qū)域110，其中，個別管芯區(qū)域110的數(shù)量取決于所考量的管芯區(qū)域與該襯底的尺寸。該管芯區(qū)域典型上基于設(shè)置在兩個鄰近的 管芯區(qū)域之間的邊緣(border)所定義，其中，該相應(yīng)的邊緣典型上可包括框架或框架區(qū)域 130，該框架或框架區(qū)域130可代表在封裝所述個別管芯區(qū)域110之前在非常早期的制造階 段中于其中將載體材料實施切塊的區(qū)域。因此，該框架區(qū)域130的側(cè)向尺寸典型上可經(jīng)選 擇，以便于將該載體材料切塊的期間提供個別的工藝容限，同時相反地避免過度消耗昂貴 的載體材料空間。此外，在復(fù)雜的半導(dǎo)體裝置，設(shè)置有管芯密封(die seal) 120，該管芯密封 120可將該實際管芯區(qū)域110自該框架130分離并且可提供該管芯區(qū)域110的電性及力學(xué) 完整性。也就是說，該管芯密封120典型上可形成在該半導(dǎo)體裝置100的金屬化系統(tǒng)中，以 便實質(zhì)地連續(xù)地包圍該管芯區(qū)域110，藉此提供金屬“墻”(如銅)，該金屬墻因而代表有關(guān) 于力學(xué)缺陷的阻障(barrier)，當(dāng)分離所述個別管芯區(qū)域110時，例如在處理該裝置100期 間該金屬化系統(tǒng)的敏感介電材料中可能造成力學(xué)缺陷，尤其是在切塊該框架區(qū)域130中半 導(dǎo)體裝置100的期間。如先前所述，為了評估位在該管芯區(qū)域110內(nèi)的電路系統(tǒng)的所期望的電性性能， 可能必須自該半導(dǎo)體裝置100得到電性測量數(shù)據(jù)。因此，為了得到所欲的電性測量數(shù)據(jù)，可 在該框架區(qū)域130中放置一個或多個電性測試結(jié)構(gòu)140結(jié)合具有適當(dāng)尺寸的個別探針墊片 141A、141B，以便由外部電性探針(electrical probe)進(jìn)行存取。也就是說，所述探針墊片 141A、141B可能需要有適當(dāng)?shù)某叽缫越佑|外部探針，同時所述個別探針墊片141A、141B的 數(shù)量可取決于該結(jié)構(gòu)140的相應(yīng)特征的配置。舉例而言，若必須基于該測試結(jié)構(gòu)140實施簡 單的兩點測量(two-point measurement)，則兩個探針墊片141A、141B可能足夠，同時，在 其他情況下，為了得到所欲的資訊可能必須設(shè)置三個或更多探針墊片。也應(yīng)該體認(rèn)到，可在 該區(qū)域130內(nèi)設(shè)置有多個電性測試結(jié)構(gòu)140結(jié)合多個相關(guān)的探針墊片。應(yīng)進(jìn)一步留意到，由 于所述測試特征所需要的面積142可能明顯小于所述探針墊片141A、141B所消耗的面積， 面積142并未按比例描繪，該面積142包括關(guān)于所述探針墊片141A、141B的尺寸的個別測 試特征。因此，通過將該測試結(jié)構(gòu)放置在該框架區(qū)域130內(nèi)，可避免浪費該管芯區(qū)域110內(nèi) 昂貴的芯片面積。圖Ib沿著如圖Ia所示的截面Λ示意地描繪部分該半導(dǎo)體裝置100的剖面圖。 如圖所示，該半導(dǎo)體裝置100包括襯底101，該襯底101可代表任何適當(dāng)?shù)妮d體材料(如半 導(dǎo)體材料、介電材料等)，在該襯底101上方形成有半導(dǎo)體層102(例如以硅為基礎(chǔ)的層的 形式與類似形式)。在該半導(dǎo)體層102中與上方，可在該管芯區(qū)域110內(nèi)形成有多個電路 元件151，其中，所述電路元件151因此可代表用于得到欲建立在該管芯區(qū)域110內(nèi)的所欲 功能性電路所需的半導(dǎo)體元件。再者，所述測試特征142可(以例如具有與所述電路元件 151相同或類似配置的電路元件的形式)設(shè)置在該半導(dǎo)體層102中與上方的框架130中。 舉例而言，該測試結(jié)構(gòu)140可包括一個或多個晶體管元件，為了判斷該管芯區(qū)域110中該電 路元件151的電性性能，可評估該測試結(jié)構(gòu)的特性。該半導(dǎo)體層102結(jié)合任何形成在該層 102上方的零件(如用于電路元件151的柵極電極結(jié)構(gòu))，當(dāng)以晶體管元件的形式設(shè)置時， 可在該管芯區(qū)域110以及該框架區(qū)域130中定義裝置水平(device level) 150。該裝置水 平150中的電路元件以及所述測試特征142可由接點層(contact layer) 170所包圍與鈍 化，該接點層170可由任何適當(dāng)?shù)慕殡姴牧?如氮化硅、二氧化硅等)所組成，其中，由于典 型上無法在該裝置水平150內(nèi)建立所欲的電路架構(gòu)所需的電性連接，因此為了自該裝置水平150提供電性連接至金屬化系統(tǒng)160，可形成有個別的接點元件171A、171B及171C，其 中，可建立用于該裝置水平150中電路元件151以及用于該測試特征142的整體電性“導(dǎo) 線連接(wiring)”。舉例而言，所述接點元件171A可代表該管芯區(qū)域110內(nèi)個別的接點元 件，同時接點元件171B可代表連接該管芯密封120與該裝置水平的接點元件，其中，該接點 元件171B可設(shè)置為實質(zhì)上連續(xù)的含金屬區(qū)域的形式。同樣地，所述接點元件171C可建立 該框架區(qū)域130中所述測試特征142與該金屬化系統(tǒng)160之間的電性連接。取決于該半導(dǎo)體裝置100的整體復(fù)雜度，該金屬化系統(tǒng)160可包括多個金屬化層 160A、160B、160C。該管芯區(qū)域110與該框架區(qū)域130內(nèi)的各個金屬化層160A、160B、160C 可包括金屬線161及/或通孔(via) 162，該金屬線161及/或通孔162可電性連接兩個鄰 近的金屬化層。相反地，該管芯密封120可包括“金屬線” 161而不包括所述通孔162，藉此 在該管芯區(qū)域110周圍提供實質(zhì)上連續(xù)的金屬墻(metal wall)。再者，如圖Ib所示，最上 層的金屬化層160C可包括經(jīng)由該框架區(qū)域130中金屬化層電性連接至該測試特征142的 探針墊片141A、141B。典型上，如圖Ia與圖Ib所示的半導(dǎo)體裝置100可基于以下工藝所形成。首先，所 述電路元件151與所述測試特征142可基于個別的制造序列形成在該裝置水平150中，如 先前所述，所述個別制造序列可能牽涉復(fù)雜的光刻步驟、沉積工藝、植入工藝、退火技術(shù)、蝕 刻工藝、CMP工藝及類似工藝等。舉例而言，在早期的光刻與圖案化(patterning)工藝之 前，可通過精密的氧化及/或沉積技術(shù)形成柵極介電材料與柵極電極材料，藉此判斷個別 的關(guān)鍵尺寸(如晶體管元件的柵極長度等)。原則上，為了形成所述測試特征142，亦可在該 框架區(qū)域130中施加相同的工藝，所述測試特征142的特性可用于評估該管芯區(qū)域110中 實施電路元件151的特性。然而，隨著裝置尺寸的持續(xù)縮減，相關(guān)的制造工藝可能對于圖案 化密度及類似特性高度敏感。舉例而言，蝕刻工藝在形成有多個密集間隔的特征的范圍中 相較于可設(shè)置有具適度距離的相應(yīng)特征的其他范圍而言可具有不同的蝕刻速率。同樣地， 材料層的沉積亦可能適度取決于圖案化密度。因此，可在各種不同的裝置區(qū)域觀察到有關(guān) 于層厚度的某些非均勻度以及所造成的表面形貌(topography)，亦可能對關(guān)鍵的光刻步驟 (例如用于形成柵極電極的步驟及類似步驟)具有顯著的影響。因此，即使在正常平坦化 該所造成的表面形貌之后，仍可能產(chǎn)生不同的高度水平(height level)，尤其是在相對于 該框架區(qū)域130的管芯區(qū)域110中，在該框架區(qū)域130中該測試特征142的總體與局部鄰 近區(qū)域可能相當(dāng)不同于該管芯區(qū)域110。如此一來，所述測試特征142的最終電性行為可 能不同于所述電路元件151的電性性能，尤其是對于包括經(jīng)高度微縮的電路元件的精密半 導(dǎo)體裝置而言。舉例而言，晶體管元件的柵極長度可能為50納米或更小，使得即便是該區(qū) 域110與該框架區(qū)域130之間的表面形貌中非常細(xì)微的差異，仍可能造成電性特性的顯著 差異。因此，基于測試特征142實際地評估所述電路元件151的特性可能漸趨困難。在完成該裝置水平之后，可在用于形成該金屬化系統(tǒng)160的適當(dāng)工藝序列(例如 利用基于銅、低k介電材料及類似材料的經(jīng)良好建立的鑲嵌技術(shù)(inlaid technique))之 前形成該接點層170。應(yīng)體認(rèn)到，在這些裝置水平中，例如由于關(guān)鍵的光刻步驟，該管芯區(qū) 域110與該框架區(qū)域130之間可能發(fā)生不一致，結(jié)合由如先前所述的蝕刻、沉積、平坦化等 所造成的不同表面形貌。因此，包含欲基于相應(yīng)的測試結(jié)構(gòu)進(jìn)行評估的金屬特征的個別測 試結(jié)構(gòu)亦可提供不同于該管芯區(qū)域110中實際金屬特征的性能特性。因此，當(dāng)可自該半導(dǎo)體裝置100得到電性測量數(shù)據(jù)以便實際地處理該管芯區(qū)域110中主動電路系統(tǒng)時，為了建 立流經(jīng)所述測試特征142的個別電流，可通過外部測量裝置的個別探針存取所述探針墊片 141A、141B，接著感測并評估所述探針墊片141A、141B的電性回應(yīng)。因此，由于上述可能由 不同的表面形貌等所造成的例如關(guān)鍵尺寸及類似特性的差異，該電性測量數(shù)據(jù)可能無法適 當(dāng)?shù)卮硭鲭娐吩?51的實際電性性能，可能因此導(dǎo)致復(fù)雜制造工藝的不當(dāng)指標(biāo)，最 終可能因為較差品質(zhì)的產(chǎn)品增加而造成產(chǎn)率分布的惡化。本發(fā)明所揭露的內(nèi)容關(guān)于可避免或至少降低上述內(nèi)容所提及的一種或多種問題 的影響的各種方法與裝置。

發(fā)明內(nèi)容
為了提供對于本發(fā)明一些態(tài)樣的基本理解，以下提出本發(fā)明的發(fā)明內(nèi)容。此發(fā)明 內(nèi)容并非本發(fā)明的完整概要。此發(fā)明內(nèi)容并非意圖識別本發(fā)明的重要或關(guān)鍵元件或者描述 本發(fā)明的范圍。此發(fā)明內(nèi)容的唯一目的是以簡化的形式呈現(xiàn)一些概念，作為稍后所討論的 詳細(xì)說明內(nèi)容的序言。一般而言，本發(fā)明所揭露的內(nèi)容關(guān)于半導(dǎo)體裝置及方法，其中，可通過在該半導(dǎo)體 裝置的管芯區(qū)域中放置相應(yīng)的測試結(jié)構(gòu)利用有關(guān)于該主動電路系統(tǒng)的電路元件的電性性 能的相關(guān)性增加來得到電性測量數(shù)據(jù)。相反地，通過在該框架區(qū)域中放置個別的探針墊片 以及基于經(jīng)適當(dāng)設(shè)計的導(dǎo)電路徑連接該測試結(jié)構(gòu)與所述探針墊片，可避免管芯面積的顯著 消耗。在本說明書中所揭露的一些說明態(tài)樣中，可至少局部地將該導(dǎo)電路徑設(shè)置在該半導(dǎo) 體裝置的金屬化系統(tǒng)下方，藉此使得管芯密封“橫越(crossing) ”形成在該半導(dǎo)體裝置的金 屬化系統(tǒng)中，而不致過度地影響其力學(xué)特性。因此，可提供選擇該測試結(jié)構(gòu)的適當(dāng)位置的高 度彈性，使得該測試結(jié)構(gòu)的制造期間的類似條件得以建立，藉此導(dǎo)致該測試特征與該實際 電路元件之間的高度相關(guān)性。在其他情況下，至少部分所述測試特征代表實際電路元件，可 至少暫時地作為可于制造工藝中經(jīng)由該導(dǎo)電路徑與該探針墊片進(jìn)行存取的測試特征，可在 任何適當(dāng)?shù)闹圃祀A段建立在例如該裝置水平中及/或任何欲形成的金屬化層中。因此，可 在任何所欲的制造工藝階段(對于所考量的主動電路系統(tǒng)的實際電性性能具有高度重要 性)獲得電性測量數(shù)據(jù)。在本說明書中所揭露的一些說明態(tài)樣中，該導(dǎo)電路徑的經(jīng)埋藏部 分(buried portion)可建立在該金屬化系統(tǒng)下方的任何適當(dāng)?shù)难b置水平內(nèi)，例如，該主動 半導(dǎo)體層、該襯底中、該半導(dǎo)體層或該接點水平(contact level)上方，實質(zhì)上并未對該金 屬化系統(tǒng)內(nèi)的管芯密封產(chǎn)生負(fù)面影響。在本說明書中所揭露的一個說明半導(dǎo)體裝置包括管芯區(qū)域，該管芯區(qū)域包括金屬 化系統(tǒng)以及形成在襯底上方的半導(dǎo)體區(qū)域。該半導(dǎo)體裝置進(jìn)一步包括多個形成在該半導(dǎo)體 區(qū)域中及上方的電路元件。再者，管芯密封區(qū)域是形成在該金屬化系統(tǒng)中，而連接至該多個 電路元件的導(dǎo)電路徑是設(shè)置并包括形成在部分該管芯密封區(qū)域下方的經(jīng)埋藏部分。本說明書中所揭露的一個說明方法包括在半導(dǎo)體區(qū)域中及上方形成多個電路元 件，其中，該多個電路元件形成在半導(dǎo)體裝置的管芯區(qū)域內(nèi)。該方法進(jìn)一步包括形成連接至 該多個電路元件的至少其中之一的經(jīng)埋藏的導(dǎo)電路徑。最后，該方法包括在該多個電路元 件及該經(jīng)埋藏的導(dǎo)電路徑上方形成金屬化系統(tǒng)，其中，該金屬化系統(tǒng)包括管芯密封區(qū)域，該 管芯密封區(qū)域?qū)⒃摴苄緟^(qū)域自框架區(qū)域分離且其中，部分該管芯密封區(qū)域形成在該經(jīng)埋藏的導(dǎo)電路徑上方。本說明書中所揭露的進(jìn)一步說明方法包括在半導(dǎo)體裝置的管芯區(qū)域中設(shè)置至少 一個電路元件，其中，該管芯區(qū)域通過管芯密封區(qū)域而自框架區(qū)域分離。該方法額外包括設(shè) 置導(dǎo)電路徑，該導(dǎo)電路徑連接該至少一個電路元件與一個或多個形成在該框架區(qū)域中的探 針墊片。最后，該方法包括通過連接該一個或多個探針墊片與測量裝置而自該至少一個電 路元件得到電性測量數(shù)據(jù)。


通過參考說明書內(nèi)容結(jié)合附加圖式，可了解本發(fā)明的內(nèi)容，其中，類似的參考編號 識別出類似的元件，且其中圖Ia至圖Ib個別地示意地描繪包括電性測試結(jié)構(gòu)的半導(dǎo)體裝置的頂面圖式及剖 面圖，該電性測試結(jié)構(gòu)位在該半導(dǎo)體裝置的框架中以基于習(xí)知策略得到電性測量數(shù)據(jù)；圖加根據(jù)說明實施例示意地描繪在管芯區(qū)域內(nèi)包含多個電路元件的半導(dǎo)體裝置 的頂面圖式，該多個電路元件的至少其中之一可用以作為測試特征，經(jīng)由包括經(jīng)埋藏部分 的導(dǎo)電路徑連接至位在該框架區(qū)域中的探針墊片；圖2b根據(jù)說明實施例示意地描繪圖加的半導(dǎo)體裝置的剖面圖，其中，經(jīng)埋藏的導(dǎo) 電路徑形成在該裝置的半導(dǎo)體層的管芯密封區(qū)域下方；圖2c根據(jù)進(jìn)一步的說明實施例示意地描繪圖加的半導(dǎo)體裝置的剖面圖，其中，該 經(jīng)埋藏部分可設(shè)置為“柵極電極結(jié)構(gòu)”的形式；圖2d根據(jù)說明實施例示意地描繪圖加的半導(dǎo)體裝置的剖面圖，其中，該經(jīng)埋藏部 分可建立在該接點水平中；圖2e根據(jù)說明實施例示意地描繪晶體管主動區(qū)域以及該導(dǎo)電路徑的經(jīng)埋藏部分 的頂面圖式，該導(dǎo)電路徑用于連接至該管芯區(qū)域外部的探針墊片；圖2f至圖2g根據(jù)說明實施例示意地描繪圖2e的裝置在各個不同的制造階段期 間的剖面圖，基于用于形成晶體管漏極與源極區(qū)域的序列設(shè)置經(jīng)埋藏部分作為低電阻路 徑；以及圖池至圖2i根據(jù)進(jìn)一步的說明實施例示意地描繪該半導(dǎo)體裝置在各個不同的制 造階段期間的剖面圖，在SOI配置的襯底材料中設(shè)置經(jīng)埋藏部分。盡管容許本說明書中所揭露的內(nèi)容有各種不同的變更與替代形式，但是其特定實 施例已通過圖式的方式進(jìn)行例示并且在本說明書中進(jìn)行詳細(xì)說明。然而，應(yīng)了解到，本說明 書中的特定實施例并非意圖將本發(fā)明限定在所揭露的形式，反之，意圖涵蓋所有落在由隨 附權(quán)利要求所定義的本發(fā)明精神與范圍內(nèi)的變更、等效、以及替代態(tài)樣。
具體實施例方式以下描述本發(fā)明的各種說明實施例。為了清楚起見，在此說明書中并未描述實際 實現(xiàn)的所有特征。將當(dāng)然體認(rèn)到，在任何此類實際實施例的研發(fā)中，必須做出許多依實現(xiàn)方 式而定的決定，以達(dá)到研發(fā)人員的特定目標(biāo)，如依循系統(tǒng)相關(guān)及商業(yè)相關(guān)的限制條件，這些 限制條件將依實施方式不同而有所變化。此外，將體認(rèn)到此類研發(fā)的努力可能相當(dāng)復(fù)雜且 耗時，但透過本發(fā)明所揭露的內(nèi)容與優(yōu)點，在本技術(shù)領(lǐng)域具有通常知識者可將此類研發(fā)視為例行性工作。 現(xiàn)在將參考附加圖式對本發(fā)明的內(nèi)容進(jìn)行描述。僅為了說明的目的以及避免以熟 習(xí)本領(lǐng)域者所熟知的細(xì)節(jié)混淆本發(fā)明的內(nèi)容，而將各種結(jié)構(gòu)、系統(tǒng)、及裝置系示意地描繪在 所述圖式中。然而，所包含的附加圖式是用以描述并說明本發(fā)明內(nèi)容的說明范例。本說明 書中所示用的名詞與措辭應(yīng)理解并解釋為具有與熟習(xí)本領(lǐng)域者所了解的名詞與措辭一致 的意義。沒有特別定義的名詞或措辭(亦即，不同于熟習(xí)本領(lǐng)域者所理解的常見或慣用意 義)暗示與本說明書中名詞或措辭一致。當(dāng)名詞或措辭意圖具有特別意義時(亦即，不同 于熟習(xí)本領(lǐng)域者所理解的意義)，此類特別定義將在說明書中以定義方式明確提出，直接且 明確地提供該名詞或措辭的特別定義。一般而言，本發(fā)明的內(nèi)容提供半導(dǎo)體裝置以及用于形成并操作該半導(dǎo)體裝置 的方法，其中，可加強(qiáng)電性測量數(shù)據(jù)與管芯區(qū)域內(nèi)主動電路系統(tǒng)的電路元件的相關(guān)性 (correlation) 0因此，可在任何適當(dāng)?shù)闹圃祀A段自該管芯區(qū)域內(nèi)得到電性測量數(shù)據(jù)(例 如通過可暫時作為測試特征的正常電路元件及/或通過專用測試結(jié)構(gòu))，其中，可經(jīng)由包 含經(jīng)埋藏部分的導(dǎo)電路徑實現(xiàn)電性存取，以免過度影響管芯密封區(qū)域的力學(xué)完整性。因此， 可設(shè)置最小化的管芯面積，用于提供測試特征或者用于建立適當(dāng)?shù)幕ミB體制，該互連體制 用于暫時利用實際電路元件作為測試特征，同時可在該框架區(qū)域中設(shè)置具適當(dāng)尺寸的探針 墊片。因此，取決于用于連接作為測試特征的電路元件以及所述探針墊片的互連體制，由于 該導(dǎo)電路徑的經(jīng)埋藏部分可提供存取該管芯區(qū)域內(nèi)裝置水平的可能性，因此相較于習(xí)知策 略，可在相對較早的制造階段得到管芯內(nèi)部測量數(shù)據(jù)，一旦可在該框架區(qū)域中形成并得到 個別的探針墊片，則甚至可允許在實際形成個別的金屬化層之前產(chǎn)生電性測量數(shù)據(jù)。相反 地，在用于將管芯密封設(shè)置在該金屬化系統(tǒng)中的制造序列期間，可使用經(jīng)良好建立的概念， 藉此維持高度的相容性，同時亦提供該金屬化系統(tǒng)所欲的力學(xué)完整性，例如，關(guān)于在該敏感 金屬化系統(tǒng)處理以及該載體材料切塊期間產(chǎn)生破裂。在一些說明實施例中，由于僅有該管 芯密封符合該經(jīng)埋藏的導(dǎo)電路徑的個別部分可與該裝置水平電性絕緣以便維持所述探針 墊片與該管芯密封區(qū)域之間的電性絕緣，因此可維持該管芯密封區(qū)域與該主動半導(dǎo)體層或 該襯底的電性連接。因此，相對于習(xí)知策略，對于該管芯密封區(qū)域而言可達(dá)到實質(zhì)上相同的 電性與力學(xué)特性，但同時提供較優(yōu)異的電性測量數(shù)據(jù)，該電性測量數(shù)據(jù)亦可在任何適當(dāng)?shù)?制造階段被收集。圖加示意地描繪半導(dǎo)體裝置200的頂面圖式，該半導(dǎo)體裝置200包括管芯區(qū)域 210、管芯密封區(qū)域220 (側(cè)向地包圍該管芯區(qū)域210)、以及框架區(qū)域230。再者，該管芯區(qū) 域210可包括功能性電路211，該功能性電路211可根據(jù)該整體電路設(shè)計提供所欲的電性 功能。舉例而言，當(dāng)考慮芯片上的復(fù)雜系統(tǒng)時，該功能性電路211可包括數(shù)字電路系統(tǒng)、模 擬電路系統(tǒng)以及類似電路系統(tǒng)、低功率電路系統(tǒng)、高功率電路系統(tǒng)、各者的組合。舉例而言， 包含存儲器區(qū)的CPU、包含復(fù)雜的數(shù)字與模擬電路系統(tǒng)等的組合的專用集成電路(ASIC)可 設(shè)置在該管芯區(qū)域210內(nèi)。再者，電路部分240可設(shè)置在該管芯區(qū)域210內(nèi)，并且(在一些 說明實施例中)可代表專用測試結(jié)構(gòu)，該專用測試結(jié)構(gòu)配置成用以透過柵極電壓、驅(qū)動電 流、切換速度等形式提供有關(guān)于至少一個電性特性(如晶體管特性)的電性測量數(shù)據(jù)。在 此情況下，測試結(jié)構(gòu)形式的電路部分240可代表至少一個與該功能性電路211電性隔離的 電路元件，并且可因此在不影響該功能性電路211的前提下操作。在其他說明實施例中，該電路部分240可包括至少一個或多個電路元件，可代表部分該功能性電路211，例如，通過 在該電路部分240與該功能性電路211的一個或多個部分之間提供適當(dāng)?shù)幕ミB系統(tǒng)。在此 情況下，除了互連結(jié)構(gòu)212以外，可設(shè)置有能夠為該至少一個或多個作為測試特征的電路 元件所專用的互連結(jié)構(gòu)，以得到管芯內(nèi)部電性測量數(shù)據(jù)。因此，可設(shè)置一個或多個導(dǎo)電路徑 245,246以便連接至該電路部分M0，不考慮是否可代表專用測試結(jié)構(gòu)或部分該電路211， 可暫時用以作為測試結(jié)構(gòu)。取決于整體電路配置，所述導(dǎo)電路徑對5、246可至少局部地建 立在裝置水平、接點水平、以及金屬化系統(tǒng)內(nèi)。再者，所述導(dǎo)電路徑245、246可分別包括“經(jīng) 埋藏的”部分或段落M5A、246A。所述部*M5A、246A可被認(rèn)為是經(jīng)埋藏的段落，在某種意 義上，所述部分M5A、246A可在該管芯密封220下方自該管芯區(qū)域210延伸至該框架區(qū)域 230，亦即，該裝置200的金屬化系統(tǒng)下方，如稍后將詳述者。因此，通過利用所述導(dǎo)電路徑 M5J46，該電路部分MO (至少暫時地代表測試結(jié)構(gòu))可連接至多個探針墊片M1A、241B， 所述探針墊片M1A、241B具有適當(dāng)?shù)某叽缫匀菰S由測試設(shè)備進(jìn)行外部存取，例如，本領(lǐng)域 中所熟習(xí)的任何適當(dāng)?shù)臏y試裝置。因此，由于該半導(dǎo)體裝置200的配置，而可通過管芯內(nèi)部裝置(如該電路部分M0) 得到電性測量數(shù)據(jù)，而因為探針墊片M1A、241B所消耗的面積可位在該框架區(qū)域230中，因 此不致過度消耗昂貴的芯片面積。再者，可維持該管芯密封區(qū)域220(可由該裝置200的金 屬化系統(tǒng)中經(jīng)連接的金屬線所形成)的力學(xué)完整性，但同時允許經(jīng)由探針墊片M1A、241B 以及導(dǎo)電路徑M5J46電性存取該電路部分M0。因此，在該半導(dǎo)體裝置200的制造階段 期間，一旦形成所述探針墊片M1A、241B，則可自該電路部分240收集電性測量數(shù)據(jù)。舉例 而言，若所述導(dǎo)電路徑對5、246實質(zhì)建立在一個或多個置于較底層的金屬化水平內(nèi)，則為 了得到所欲的管芯內(nèi)部測量數(shù)據(jù)，可在較早的制造階段形成所述探針墊片M1A、241B并且 可因此電性存取該電路部分M0。在一些說明實施例中，所述導(dǎo)電路徑對5、246甚至可建 立在該裝置水平內(nèi)，可能結(jié)合該裝置200的接點水平(實質(zhì)上無須任何置于上方的金屬化 層(overlying metallization layer))，因而可在該基本晶體管結(jié)構(gòu)或在完成該基本晶體 管結(jié)構(gòu)之前得到有價值的電性測量數(shù)據(jù)。由于當(dāng)遭遇該功能性電路211的實施電路元件時 可基于類似的鄰近區(qū)域而形成該電路部分對0，或者若該電路部分240可代表部分該電路 211，因此為了評估該功能性電路211的電性性能，該相應(yīng)的電性測量數(shù)據(jù)可具有高度的可 信度(authenticity)，亦可導(dǎo)致較優(yōu)異的控制策略，例如，有關(guān)于適當(dāng)?shù)嘏袛嗳缦惹八龅?關(guān)鍵工藝的目標(biāo)數(shù)值。圖2b根據(jù)說明實施例沿著該截面IIb示意地描繪該半導(dǎo)體裝置200的剖面圖。 如圖所示，該半導(dǎo)體裝置200可包括襯底201，在該襯底201上方可形成半導(dǎo)體層202。對 于該襯底201與該半導(dǎo)體層202而言，施加如同先前參考該裝置100進(jìn)行說明的相同準(zhǔn)則。 再者，在該半導(dǎo)體層202中及上方，可形成該功能性電路211與該電路部分240所需的電路 元件。為了方便起見，圖2b中顯示有多個電路元件M2，可代表該電路部分MO的電路元 件，所述電路元件242的至少其中之一可用以(至少暫時地)作為測試特征，以自該管芯區(qū) 域210內(nèi)得到電性測量數(shù)據(jù)。該半導(dǎo)體層202以及形成在其中與其上的電路元件可定義該 半導(dǎo)體裝置200的裝置水平，亦如同先前所述。再者，可設(shè)置有該功能性電路211的導(dǎo)線連 接體制所需的金屬化系統(tǒng)260(該金屬化系統(tǒng)260可包括多個金屬化層260A、260BJ60C)。 應(yīng)體認(rèn)到，當(dāng)考量高復(fù)雜度的半導(dǎo)體裝置時，在所示的制造階段中，該金屬化系統(tǒng)260可能尚未完成。因此，當(dāng)完成時，如圖2b所示，該金屬化系統(tǒng)260可包括更多金屬化層。在其他 情況下，如先前所述，若可利用數(shù)量經(jīng)減少的金屬化層來建立相應(yīng)的導(dǎo)電路徑M6J45，則 該金屬化系統(tǒng)260可包括數(shù)量較少的金屬化層，而使得相應(yīng)的電性測量數(shù)據(jù)可在制造序列 的較早階段得到。在所示的實施例中，可由該金屬化層^OA利用金屬線261來建立該導(dǎo)電 路徑M6，該金屬線261利用通孔262連接至該金屬化層^OB中的進(jìn)一步金屬線沈1。再 者，該導(dǎo)電路徑246可經(jīng)由接點水平270連接至所述電路元件242的一者或多者，該接點水 平270可包括適當(dāng)?shù)慕殡姴牧弦约霸摴苄緟^(qū)域219內(nèi)的個別接點元件271A以及該框架區(qū) 域230中的接點元件271C。應(yīng)體認(rèn)到，該管芯密封區(qū)域220無法通過該接點水平270 (在 可至少符合該經(jīng)埋藏的導(dǎo)電路徑M6A的部分內(nèi))連接至該裝置水平250，同時在未設(shè)置經(jīng) 埋藏部分M6A、245A的其他范圍內(nèi)，可設(shè)置相應(yīng)的接點元件或區(qū)域，如同先前當(dāng)提及該接 點部分171B(圖lb)時參考該裝置100所說明者。因此，該經(jīng)埋藏的導(dǎo)電路徑M6A通過該 管芯區(qū)域210內(nèi)的接點元件271與金屬線261與通孔262連接至該電路部分240 (亦即，一 個或多個電路元件M2)并且利用位在該框架區(qū)域230中的接點元件271C與金屬線261與 通孔262連接至該探針墊片M1B。因此，可利用該導(dǎo)電路徑246建立該電路部分240至該 探針墊片MlB的電性連接，其中，該經(jīng)埋藏部分M6A提供該管芯密封區(qū)域220的力學(xué)完整 性，同時亦通過(至少在該經(jīng)埋藏部分M5的上方)設(shè)置該接點水平的介電材料而維持與 該管芯密封區(qū)域220的電性隔離，而無須連接至該管芯密封區(qū)域220的接點元件。
如圖2b所示的半導(dǎo)體200可基于以下工藝而形成。依據(jù)所欲的制造技術(shù)可形成 該功能性電路211的電路元件結(jié)合該電路部分MO的電路元件M2，其中，由于該電路部分 240可位在該管芯區(qū)域210內(nèi)的任何適當(dāng)位置，以便得到關(guān)于該管芯區(qū)域210內(nèi)其他關(guān)鍵 范圍的類似工藝條件以及類似電路元件M2的電性性能，因此可建立具有高相似度的工藝 條件。舉例而言，若得知某些關(guān)鍵工藝(如光刻、平坦化技術(shù)等)可能對于圖案化密度高度 敏感，可在裝置區(qū)域設(shè)置所述電路元件對2，在該裝置區(qū)域中可為所述電路元件242設(shè)置類 似的局部鄰近區(qū)域，進(jìn)而可在關(guān)鍵的裝置范圍以及對于電路元件242得到可比較的工藝結(jié) 果。在用于形成該電路元件242的制造序列期間，為了提供低電阻路徑與類似路徑，亦可例 如通過任何適當(dāng)?shù)闹圃旒夹g(shù)(如植入摻雜物物種(dopant species))形成該經(jīng)埋藏部分 M6A。稍后將更詳細(xì)描述個別工藝程序，其中，可基于用于形成晶體管主動區(qū)域的序列形成 經(jīng)埋藏部分M6A。因此，若想要，可維持與習(xí)知工藝技術(shù)的高度相容性，藉此避免過度增加 額外的工藝復(fù)雜度。在那之后，在用于定義用于接點元件271A、271C的接點孔(contact hole)或用于該經(jīng)埋藏的導(dǎo)電路徑M6A側(cè)向外部管芯密封區(qū)域220的部分的圖案化工藝之 前，可例如通過沉積適當(dāng)?shù)慕殡姴牧隙纬稍摻狱c水平270。因此，可設(shè)置適當(dāng)?shù)墓饪萄谀＃?以避免該管芯密封區(qū)域220與該經(jīng)埋藏部分M6A之間的電性接觸(electrical contact)。 在那之后，可依據(jù)經(jīng)良好建立的工藝技術(shù)將金屬填充入該接點開口(contact opening)。接 下來，可依據(jù)經(jīng)良好建立的工藝技術(shù)形成用于完成該導(dǎo)電路徑M6以及設(shè)置所述探針墊片 M1A、241B所需的金屬化系統(tǒng)260或其至少部分，然而，其中，與習(xí)知策略相反，適當(dāng)?shù)脑O(shè)計 可用于設(shè)置該金屬線261與通孔沈2，以便連接至該經(jīng)埋藏部分M6A以及連接至所述探針 墊片M1A、241B。因此，在完成該導(dǎo)電路徑246之后，可通過連接所述探針墊片M1A、241B 與外部電性測試設(shè)備得到電性測量數(shù)據(jù)。在那之后，若有需要，可設(shè)置任何進(jìn)一步的金屬化 水平。
應(yīng)體認(rèn)到，個別的測試特征亦可設(shè)置在該管芯區(qū)域210內(nèi)的金屬化系統(tǒng)沈0內(nèi)，當(dāng) 欲測試金屬特征時，亦可通過包含經(jīng)埋藏部分(如部分M6A、245A)的適當(dāng)導(dǎo)電路徑連接該 個別的測試特征。再者，當(dāng)可在稍后的制造階段自該電路部分240得到電性測量數(shù)據(jù)時， 可設(shè)置個別的探針墊片，以便覆蓋先前所形成的墊片M1A、241B，藉此在形成該金屬化系統(tǒng) 260的期間，能夠在任何進(jìn)一步的早期制造階段進(jìn)行外部存取。圖2c根據(jù)進(jìn)一步說明實施例示意地描繪該半導(dǎo)體裝置200的剖面圖，其中，該經(jīng) 埋藏部分M5A、246A可例如以柵極電極材料的形式設(shè)置在該半導(dǎo)體層202上方。如圖所 示，該經(jīng)埋藏部分M6A可形成在該半導(dǎo)體層202上或上方，或者可形成在設(shè)置于該半導(dǎo)體 層202中的隔離區(qū)域(isolation region)上或上方，取決于該整體工藝策略而定。因此， 在一些說明實施例中，該經(jīng)埋藏部分M6A在共同制造序列中可沿著晶體管的柵極電極結(jié) 構(gòu)而形成。舉例而言，在晶體管主動區(qū)域中的半導(dǎo)體層202上以及隔離區(qū)域(如溝槽隔離 (trench isolation)等)上方形成柵極介電材料與柵極電極材料之后，可基于經(jīng)適當(dāng)設(shè)計 的光刻掩模而實施后續(xù)的圖案化工藝，以便亦圖案化該經(jīng)埋藏部分M6A。典型上，柵極電 極結(jié)構(gòu)可設(shè)置成具有適度的低電阻率(resistivity)，例如通過適度地加入高摻雜物濃度 (dopant concentration)及/或提供含金屬材料(例如，以金屬硅化物的形式)，使得該經(jīng) 埋藏部分M6A亦可包括適當(dāng)?shù)牡碗娮枰员阕鰹樵撾娐凡糠?40與該探針墊片241AJ41B 之間的互連結(jié)構(gòu)。在其他情況下，可使用為含金屬材料形式的精密柵極電極材料(在工藝 策略中可能采用高k介電柵極材料)，并且亦可為該經(jīng)埋藏部分M6A施加相應(yīng)的工藝序列。 因此，可建立該導(dǎo)電路徑246而無需額外的工藝步驟，因而可維持與習(xí)知工藝策略的高度 相容性。圖2d根據(jù)進(jìn)一步說明實施例示意地描繪該半導(dǎo)體裝置200，其中，該經(jīng)埋藏部分 M6A、245A可設(shè)置在該接點水平270中。在圖2d所示的制造階段中，該第一金屬化層^OA 可形成在該接點水平270的上方，并且可包括個別的金屬線沈2以便連接至該經(jīng)埋藏部分 M6A，該經(jīng)埋藏部分M6A可以接觸“元件”的形式設(shè)置在該接點水平270內(nèi)。同樣地，在該 管芯密封區(qū)域220中，可設(shè)置個別的金屬線沈2，然而，所述金屬線262可通過額外的蝕刻 停止層(etch stop layer)沈3(例如以氮化硅及類似材料的形式)與該經(jīng)埋藏部分M6A 電性隔離，該蝕刻停止層263可額外地至少設(shè)置在該經(jīng)埋藏部分M6A上方，以便維持仍欲 經(jīng)由后續(xù)的金屬化層^OB建立的導(dǎo)電路徑M6的電性完整性，亦如同先前參考圖2b至圖 2c所描述者。因此，該接點水平270可基于經(jīng)良好建立的工藝技術(shù)而形成，然而，其中，不 同的接點掩模(contact mask)可用以在該接點水平270的介電材料中形成相應(yīng)該經(jīng)埋藏 部分M6A的個別接點孔。在那之后，該管芯區(qū)域210中的接點元件271A可與該經(jīng)埋藏部 分M6A共同形成，并且可能與連接至該管芯密封區(qū)域的其他接點部分(亦即，該經(jīng)埋藏部 分M6A外部范圍的金屬線沈幻共同形成。在那之后，可以例如二氧化硅、氮化硅等的形式 沉積該層263，取決于欲為該金屬化層^OA沉積的材料類型而定。接下來，可圖案化該蝕刻 停止材料以便得到部分263 (如圖2d所示)，并且在那之后可實施用于對該金屬化層^OA 提供適當(dāng)介電材料的通常沉積序列(exposition sequence)。在那之后，可根據(jù)經(jīng)良好建立 的策略繼續(xù)進(jìn)一步的處理，然而，其中，在該金屬化層^OA的介電材料的圖案化期間，該額 外的蝕刻停止層263可確實地避免接觸該經(jīng)埋藏部分M6A。因此，同樣在此種情況下，當(dāng)僅 需要額外的沉積與圖案化步驟時，可建立高導(dǎo)電性的連接，同時維持高度的工藝相容性。
參考圖加至圖2g，現(xiàn)在將描述進(jìn)一步的說明實施例，其中，在形成特定導(dǎo)電類型 的晶體管的漏極與源極區(qū)域的標(biāo)準(zhǔn)制造序列期間，可形成高導(dǎo)電性的經(jīng)埋藏部分。圖加示意地描繪該半導(dǎo)體裝置200的多個部分的頂面圖式，其中，為了方便起見， 顯示晶體管元件形式的電路元件M2的其中之一，并且描繪位在該管芯區(qū)域210內(nèi)的部分 該經(jīng)埋藏部分對6。在所示的制造階段中，可基于隔離結(jié)構(gòu)203定義該晶體管242的主動區(qū) 域?qū)?0，該隔離結(jié)構(gòu)203可設(shè)置為淺溝槽隔離(shallow trench isolation)的形式。再 者，柵極電極M2G(如虛線所指示者)形成在該主動區(qū)域M2D與部分該隔離結(jié)構(gòu)203的上 方。同樣地，在所示的制造階段中，該經(jīng)埋藏部分M6B可包括主動區(qū)域246D(在側(cè)向上由 該隔離結(jié)構(gòu)203所包圍)。應(yīng)體認(rèn)到，主動區(qū)域被理解為半導(dǎo)體區(qū)域，為了提供所欲的導(dǎo)電 率，而在其中建立適當(dāng)摻雜物濃度(可能結(jié)合含金屬材料)。圖2f根據(jù)圖2e的截面IIf示意地描繪該裝置200。在所示的實施例中，該裝置 200代表SOI配置，其中，可在該半導(dǎo)體層202(包含該隔離結(jié)構(gòu)203)與該襯底201之間設(shè) 置經(jīng)埋藏的絕緣層204。然而，應(yīng)體認(rèn)到，本說明書中所揭露的原則亦可至少在該裝置200 的某些裝置區(qū)域施加至塊體配置(bulk configuration)(亦即，該配置中可省略該經(jīng)埋藏 的絕緣層204)。因此，如圖所示，該柵極電極結(jié)構(gòu)M2G可形成在該主動區(qū)域M2D上方，該 主動區(qū)域M2D在側(cè)向上由該隔離結(jié)構(gòu)203所包圍。再者，可在該主動區(qū)域M2D中形成植入 區(qū)域M2A，以便對于該晶體管242的漏極與源極延伸區(qū)域提供所欲的摻雜物濃度。同樣地， 在該經(jīng)埋藏部分M6B中，該植入?yún)^(qū)域M2A可形成在該主動區(qū)域M6D的上側(cè)部分(upper portion)0如圖2f所示的裝置200可基于經(jīng)良好建立的工藝技術(shù)而形成，該工藝技術(shù)可包含 在沉積適當(dāng)?shù)臇艠O電極材料(如多晶硅及類似材料)之前形成柵極介電材料，可接著圖案 化該柵極電極材料以得到該柵極電極結(jié)構(gòu)M2G。在那之后，可實施適當(dāng)?shù)闹踩胄蛄幸缘玫?該主動區(qū)域M2D中經(jīng)摻雜的區(qū)域M2A，同時利用該柵極電極結(jié)構(gòu)M2G作為植入掩模。同 樣地，可在該經(jīng)埋藏部分M6B的主動區(qū)域M6D形成經(jīng)摻雜的區(qū)域242A。在那之后，分隔件 結(jié)構(gòu)M2S依據(jù)經(jīng)良好建立的工藝技術(shù)而形成在該柵極電極結(jié)構(gòu)M2G的側(cè)壁(sidewall) 上。應(yīng)體認(rèn)到，在形成該區(qū)域M2A的植入工藝期間，可依據(jù)經(jīng)良好建立的CMOS技術(shù)對其他 半導(dǎo)體類型進(jìn)行掩模。圖2g示意地描繪進(jìn)一步的早期制造階段中的半導(dǎo)體裝置200。如圖所示，深漏極 及源極區(qū)域M2B可形成在該晶體管M2中，并且亦可在該經(jīng)埋藏部分M6B中設(shè)置類似的 摻雜物濃度M2B。再者，金屬硅化物區(qū)域?qū)?(可形成在該漏極與源極區(qū)域上以及該晶體管 242的柵極電極中，而相應(yīng)的金屬硅化物區(qū)域M2C亦可設(shè)置在該經(jīng)埋藏的導(dǎo)電路徑M6B的 上側(cè)部分中。因此，由于該高摻雜物濃度M2B與該金屬硅化物區(qū)域M2C，可設(shè)置該經(jīng)埋藏 部分M6B作為低電阻路徑，該經(jīng)埋藏部分M6B可與個別晶體管結(jié)構(gòu)(如該晶體管M2) — 起形成，藉此實質(zhì)上避免增加額外的工藝復(fù)雜度。再者，在圖2g所示的SOI配置中，該隔離 結(jié)構(gòu)203可提供該經(jīng)埋藏部分M6B的側(cè)向絕緣，同時該經(jīng)埋藏的絕緣層204亦可提供垂直 絕緣，結(jié)合來自該接點水平270的介電材料(未顯示在圖2g中)，可實質(zhì)上得到該經(jīng)埋藏部 分M6B的完全電性絕緣，除了如先前所述用于連接至該金屬化系統(tǒng)的任何接點元件271A、 271C以外。參考圖池至圖2i，現(xiàn)在將描述進(jìn)一步的說明實施例，其中，該經(jīng)埋藏部分M6A、246B可額外地或替代地形成至該襯底201內(nèi)的裝置水平250及/或接點水平270。圖池示意地描繪較早期制造階段中的裝置200。如圖所示，該半導(dǎo)體層202可形 成在該經(jīng)埋藏的絕緣層204上，藉此定義SOI配置。如同所熟習(xí)的，在許多包括SOI配置 的復(fù)雜集成電路中(至少在一些裝置范圍中)，電路元件亦可并入該襯底201 (例如，以襯 底二極管(substrate diode)及類似的形式)，可經(jīng)常用于熱感應(yīng)應(yīng)用(thermal sensing application)及類似應(yīng)用。因此，可形成開口穿透該半導(dǎo)體層202以及該經(jīng)埋藏的絕緣層 204，以便曝露出部分該襯底201。因此，在個別的工藝序列期間或在不同的工藝序列期間， 為了在該襯底201中設(shè)置經(jīng)埋藏部分，亦可在相應(yīng)該管芯密封220的范圍形成適當(dāng)?shù)拈_口。 因此，結(jié)合用于形成襯底二極管的相應(yīng)制造序列或者于個別的序列中，可提供適當(dāng)?shù)奈g刻 掩模以曝露出該半導(dǎo)體層202所欲的部分，同時掩模其他裝置范圍。在那之后，可基于經(jīng) 良好建立的蝕刻配方實施蝕刻序列，以便蝕刻穿透該半導(dǎo)體層202以及該經(jīng)埋藏的絕緣層 204。圖2i示意地描繪在完成上述工藝序列之后的裝置200。此外，然而，當(dāng)該經(jīng)埋藏部 分M6B可依據(jù)晶體管制造序列(如先前參考圖2f至圖2g所述者)而形成在該襯底材料 201中時，該經(jīng)埋藏部分M6B可例如基于任何適當(dāng)?shù)募夹g(shù)(如提供高摻雜物濃度)(可能結(jié) 合金屬硅化物區(qū)域)而形成在該襯底201中。舉例而言，在相應(yīng)的工藝序列期間，亦可形成 個別的襯底二極管結(jié)構(gòu)，亦藉此提供與習(xí)知策略的高度工藝相容性。在那之后，可以如先前 所述的方式繼續(xù)進(jìn)行進(jìn)一步處理，亦即，可形成該接點水平270與該金屬化系統(tǒng)沈0 (如先 前所述)，以便完成包含該經(jīng)埋藏部分M6B的導(dǎo)電路徑M6。如此一來，本發(fā)明內(nèi)容提供了半導(dǎo)體裝置以及形成與操作該半導(dǎo)體裝置的方法， 其中，可例如經(jīng)由專用測試結(jié)構(gòu)或經(jīng)由電路元件(可暫時用作測試特征)得到管芯內(nèi)部測 量數(shù)據(jù)，可基于經(jīng)適當(dāng)設(shè)計的互連結(jié)構(gòu)(以一個或多個導(dǎo)電路徑的形式)而達(dá)到，各個導(dǎo)電 路徑皆可包括經(jīng)埋藏部分(提供了自該管芯區(qū)域至該框架區(qū)域的連接)而不影響該管芯密 封區(qū)域的力學(xué)完整性。也就是說，該經(jīng)埋藏部分可自該管芯區(qū)域延伸進(jìn)入該管芯密封下方 的框架區(qū)域，藉此維持該半導(dǎo)體裝置的力學(xué)穩(wěn)定度，同時亦提供利用位在該框架區(qū)域中的 探針墊片來連接管芯內(nèi)部電路元件的低電阻路徑。該管芯密封亦可與該襯底或該經(jīng)埋藏的 導(dǎo)電路徑外部的任何部分保持電性接觸，藉此亦提供該管芯密封實質(zhì)上與習(xí)知裝置相同的 電性性能。因此，可形成具有關(guān)于該管芯區(qū)域中關(guān)鍵裝置特征的高度可信度的電路特征， 用于得到電性測量數(shù)據(jù)，藉此加強(qiáng)評估該管芯區(qū)域中主動電路系統(tǒng)的電性性能。再者，由 于至少可在早期的制造階段中建立該管芯區(qū)域與該框架區(qū)域之間的導(dǎo)電橋接(conductive bridge)，故本發(fā)明內(nèi)容提供了在早期制造階段得到電性測量數(shù)據(jù)的可能性，亦即，可建立 作為測試特征的電路元件與所述探針墊片之間的導(dǎo)電路徑。因此，可在制造序列中得到較 優(yōu)異的電性測量數(shù)據(jù)(亦即，例如，在完成該金屬化系統(tǒng)之前)，而不影響該管芯密封的電 性與力學(xué)功能。以上所揭露的特定實施例僅作為說明，熟習(xí)本領(lǐng)域者透過本說明中所教示的優(yōu)點 可清楚了解本發(fā)明以不同但等效方式所進(jìn)行的變更與實現(xiàn)。舉例而言，上述所提及的制造 步驟可以不同的順序?qū)嵤Ｔ僬?，并非意圖限定在本說明書中所示的構(gòu)造或設(shè)計細(xì)節(jié)，而是 如以下權(quán)利要求所述者。因此，明顯地，以上所揭露的特定實施例可經(jīng)過換置或變更，且所 有此類變化皆涵蓋在本發(fā)明的范圍與精神內(nèi)。因此，本說明書中所尋求的保護(hù)內(nèi)容是提出在以下的權(quán)利要求中。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括管芯區(qū)域010)，包括金屬化系統(tǒng)與形成在襯底O01)上方的半導(dǎo)體區(qū)域O02)；多個電路元件042)，形成在該半導(dǎo)體區(qū)域Q02)中及上方；管芯密封區(qū)域020)，形成在該金屬化系統(tǒng)中；以及導(dǎo)電路徑045、246)，連接至該多個電路元件并且包括形成在部分該管芯密封區(qū)域 (220)下方的經(jīng)埋藏部分Q45AJ46A)。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，該多個電路元件(M2)定義測試結(jié)構(gòu)，該測 試結(jié)構(gòu)配置用以獨立地提供來自形成在該管芯區(qū)域OlO)中的功能性電路011)的電性測量數(shù)據(jù)。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，該多個電路元件(M2)的至少一些電路元件 代表形成在該管芯區(qū)域O10)中的功能性電路011)的部分。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，進(jìn)一步包括包圍該管芯密封區(qū)域O20)的框架區(qū) 域030)，其中，該框架區(qū)域(230)包括至少一個探針墊片Q41AJ41B)，該探針墊片Q41A、 241B)電性連接至該導(dǎo)電路徑045、246)的該經(jīng)埋藏部分Q45AJ46A)。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，該經(jīng)埋藏部分(M5A、246A)至少局部地形成 在該半導(dǎo)體區(qū)域O02)中。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，該經(jīng)埋藏部分(M5A、246A)至少局部地形成 在該襯底O01)中。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，該經(jīng)埋藏部分(245A、246A)至少局部地形成 在由該半導(dǎo)體區(qū)域O02)的表面所定義的高度水平上方。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其中，該經(jīng)埋藏部分(M5A、246A)至少局部地形成 在該半導(dǎo)體裝置的接點水平中。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，該管芯密封區(qū)域(220)形成在該金屬化系統(tǒng) 的各個金屬化層中，且該管芯密封區(qū)域(220)經(jīng)由該半導(dǎo)體裝置的接點水平電性連接至該 半導(dǎo)體區(qū)域與該襯底的至少其中之一。
10.一種方法，包括在半導(dǎo)體裝置的管芯區(qū)域Ο ο)內(nèi)的半導(dǎo)體區(qū)域O02)中及上方形成多個電路元件 (242)；形成連接至該多個電路元件042)的至少其中之一的經(jīng)埋藏的導(dǎo)電路徑045A、 246A)；以及在該多個電路元件( 與該經(jīng)埋藏的導(dǎo)電路徑(245A、246A)上方形成金屬化系統(tǒng)， 該金屬化系統(tǒng)包括管芯密封區(qū)域(220)將該管芯區(qū)域OlO)自框架區(qū)域(230)分離，部分 該管芯密封區(qū)域(210)形成在該經(jīng)埋藏的導(dǎo)電路徑(M5A、246A)上方。
11.如權(quán)利要求10所述的方法，進(jìn)一步包括在該管芯區(qū)域OlO)內(nèi)的該半導(dǎo)體區(qū)域 (202)中及上方形成測試結(jié)構(gòu)，其中，該測試結(jié)構(gòu)包括該至少一個電路元件042)。
12.如權(quán)利要求10所述的方法，其中，形成該金屬化系統(tǒng)進(jìn)一步包括在該框架區(qū)域 (230)中形成至少一個電性連接至該經(jīng)埋藏的導(dǎo)電路徑(M5A、246A)的探針墊片Q41A、 241B)。
13.如權(quán)利要求12所述的方法，其中，形成該金屬化系統(tǒng)進(jìn)一步包括在該管芯區(qū)域(210)內(nèi)的該金屬化系統(tǒng)中形成第一互連結(jié)構(gòu)，其中，該第一互連結(jié)構(gòu)連接至該測試結(jié)構(gòu) 與該經(jīng)埋藏的導(dǎo)電路徑(M5A、246A)，其中，形成該金屬化系統(tǒng)進(jìn)一步包括在該框架區(qū)域 (230)內(nèi)的該金屬化系統(tǒng)中形成第二互連結(jié)構(gòu)，其中，該第二互連結(jié)構(gòu)連接至該經(jīng)埋藏的導(dǎo) 電路徑(M5A、246A)與該至少一個探針墊片Q41AJ41B)。
14.如權(quán)利要求11所述的方法，進(jìn)一步包括連接該至少一個探針墊片(M1A、241B)與 外部測量探針，并且自該測試結(jié)構(gòu)得到電性測量數(shù)據(jù)。
15.一種方法，包括在半導(dǎo)體裝置的管芯區(qū)域(210)中設(shè)置至少一個電路元件042)，該管芯區(qū)域(210)通 過管芯密封區(qū)域O20)自框架區(qū)域(230)分離；設(shè)置導(dǎo)電路徑045、246)，該導(dǎo)電路徑(M5J46)連接該至少一個電路元件( 與一 個或多個形成在該框架區(qū)域O30)中的探針墊片(M1A、241B)；以及通過連接該一個或多個探針墊片(M1A、241B)與測量裝置而自該至少一個電路元件 得到電性測量數(shù)據(jù)。
16.如權(quán)利要求15所述的方法，其中，設(shè)置該導(dǎo)電路徑(M5J46)包括在該導(dǎo)電路徑中 設(shè)置經(jīng)埋藏部分045AJ46A)，該經(jīng)埋藏部分(M5A、246A)在該半導(dǎo)體裝置的金屬化系統(tǒng) 下方橫越該管芯密封區(qū)域(220)。
17.如權(quán)利要求15所述的方法，其中，該至少一個電路元件042)與其他電路元件電性 隔離，以便形成測試結(jié)構(gòu)，該測試結(jié)構(gòu)在功能性上自由所述其他電路元件所形成的功能性 電路系統(tǒng)分離。
18.如權(quán)利要求15所述的方法，其中，得到該電性測量數(shù)據(jù)包括設(shè)置該至少一個電路 元件(M2)作為部分包括進(jìn)一步電路元件的功能性電路011)以及暫時利用該至少一個電 路元件作為測試特征。
全文摘要
精密半導(dǎo)體裝置的管芯區(qū)域(210)內(nèi)可設(shè)置測試結(jié)構(gòu)或者暫時作為測試結(jié)構(gòu)的電路元件，同時為了避免過度消耗昂貴的管芯面積，探針墊片(241A、241B)可位在框架(230)中?？赏ㄟ^包含經(jīng)埋藏部分(245A、246A)的導(dǎo)電路徑(245、246)建立該測試結(jié)構(gòu)與該探針墊片(241A、241B)之間的電性連接，該電性連接在管芯密封(220)的下方自該管芯區(qū)域(210)延伸進(jìn)入該框架，藉此維持該管芯密封(220)的電性與力學(xué)特性。
文檔編號H01L23/544GK102105982SQ200980129559
公開日2011年6月22日 申請日期2009年5月30日 優(yōu)先權(quán)日2008年5月30日
發(fā)明者M·格里貝格爾, M·萊爾 申請人:格羅方德半導(dǎo)體公司