一種基于開放位線結(jié)構(gòu)的動態(tài)存儲器的制造方法
【專利摘要】本發(fā)明涉及一種基于開放位線結(jié)構(gòu)的動態(tài)存儲器，包括譯碼器電路、靈敏放大器陣列以及多個雙存儲單元，譯碼器電路包括結(jié)構(gòu)相同的第一譯碼單元和第二譯碼單元，第一異或門電路的一個輸入端接外部地址信號RA<0>，第一異或門電路的另一個輸入端接cfg_dualcell信號，第一反相器的輸出端控制存儲單元陣列模塊中一個雙存儲單元的一根位線WL開啟，第二異或門電路的一個輸入端接外部地址信號RA<0>的反信號/RAI<0>，第二異或門電路的另一個輸入端接cfg_dualcell信號，第二反相器的輸出端控制存儲單元陣列模塊中一個雙存儲單元的另一根位線WL開啟。克服了能耗高、可靠性低的技術(shù)問題，本發(fā)明顯著改善了動態(tài)存儲器的數(shù)據(jù)保持時間。
【專利說明】
一種基于開放位線結(jié)構(gòu)的動態(tài)存儲器
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及一種動態(tài)存儲器存儲單元，其改進之處在于，通過改變行譯碼器，將現(xiàn)有技術(shù)的基于開放位線結(jié)構(gòu)(open bitline architecture)動態(tài)存儲器的單存儲單元改進為雙存儲單元從而增加動態(tài)存儲器存儲單元的可靠性。
【背景技術(shù)】
[0002]隨著工藝尺寸的縮小，動態(tài)存儲器存儲單元的電容也越來越小，漏電的影響越來越大，動態(tài)存儲器存儲單元的可靠性面臨的挑戰(zhàn)越來越大，如何提高動態(tài)存儲器存儲單元的可靠性成為業(yè)界的難點，而雙存儲單元結(jié)構(gòu)，即將一位存儲數(shù)據(jù)存儲在兩個存儲單元的結(jié)構(gòu)成為一種有效地提高動態(tài)存儲器存儲單元可靠性的方法。
[0003]早期動態(tài)存儲器采用封閉式位線結(jié)構(gòu)(folded bitline architecture)，這種結(jié)構(gòu)下的雙存儲單元結(jié)構(gòu)早已在業(yè)界被使用。如圖la、lb所示為動態(tài)存儲器存儲單元結(jié)構(gòu)及激活操作原理，動態(tài)存儲器存儲單元是由一個晶體管(NO)，一個電容(CO)構(gòu)成，數(shù)據(jù)存儲在電容上。激活操作前，字線電壓為低，位線(BL)及參考位線(ref_BL)電壓為一個中間電壓，假設(shè)存儲單元存儲的值為‘I’，其電壓一般為位線上中間電壓的兩倍，激活操作后，經(jīng)過地址譯碼，字線被選中電壓升高，這時晶體管NO導通，因為電容上極板電壓高于位線電壓，所以電容CO上的電荷流向位線，位線電壓逐漸升高，由于參考位線連接的存儲單元的字線沒有被選中，所以參考位線保持在中間電壓，這樣位線跟參考位線之間的電壓差會越來越大，當這個電壓差足夠大時(字線開啟到靈敏放大器開啟的時間叫做信號建立時間)，靈敏放大器被開啟，位線和參考位線被靈敏放大器放大成全擺幅。如圖2所示為封閉式位線結(jié)構(gòu)示意圖，每個存儲陣列模塊兩邊是靈敏放大器，假設(shè)存儲陣列模塊〈n>(rowblock〈n>)中的wl〈n>被使能，以靈敏放大器SAl為例，wl〈n>連接的存儲單元上的數(shù)據(jù)被傳輸?shù)紹L上面，如前所述BL跟參考電壓ref_bl形成足夠大的電壓差時，靈敏放大器SAl開啟完成全擺幅放大，如圖中所示靈敏放大器的差分輸入，也就是BL和ref_BL來自于同一個存儲陣列模塊(rowblock〈n>)，這就是封閉式位線結(jié)構(gòu)。如圖3所示為專利《可轉(zhuǎn)換為雙存儲單元結(jié)構(gòu)的半導體存儲器》(【公開日】期:2003-12-03，公開號:CN 1459797)封閉式位線結(jié)構(gòu)動態(tài)存儲器存儲單元陣列結(jié)構(gòu)，該發(fā)明原理如下:如圖3所示，該DRAM中的存儲單元是對一位的存儲數(shù)據(jù)采用把該存儲數(shù)據(jù)與該存儲數(shù)據(jù)的反相數(shù)據(jù)分別分配給兩個存儲器100A、100B存儲的雙存儲單元型結(jié)構(gòu)。存儲單元100A中有N溝道MOS晶體管N102和電容器C102，存儲單元100B中有N溝道MOS晶體管N103和電容器C103A溝道MOS晶體管N102連接于位線對BL、/BL中的一條位線BL與電容器C102上，其柵極連接于字線WLn(n為O以上的偶數(shù))J溝道MOS晶體管NlO 3連接于位線對BL、/BL的另一條位線/BL與電容器C103上，其柵極連接于字線WLn+UN溝道MOS晶體管N103與字線WLn同時被激活的字線WLn+Ι驅(qū)動。電容器C102、C103對應(yīng)于是否存儲電荷來存儲二進制信息“I”與“O”。電容器C103存儲電容器C102所存儲的數(shù)據(jù)的反相數(shù)據(jù)。電容器C102的一端連接于N溝道MOS晶體管N102，另一端連接于單元極板110。電容器(:103的一端連接于N溝道MOS晶體管N103，另一端連接于單元極板110。該雙存儲單元由于一位的數(shù)據(jù)要分配給兩個存儲單元，與現(xiàn)有的存儲單元相比較，由于兩個存儲單元中存儲相互反相的信息，因此，具有可增大位線對BL、/BL之間電位差的振幅，使工作穩(wěn)定，延長刷新動作的間隔等優(yōu)點。
[0004]該發(fā)明實現(xiàn)了兩個存儲單元存儲了一位存儲數(shù)據(jù)，該存儲數(shù)據(jù)在兩個存儲單元中分別存儲了正相和反相數(shù)據(jù)。
[0005]隨著工藝尺寸的進步，當前主流DRAM的已經(jīng)用6F2代替了 8F2，更適合于6F2的開放式位線結(jié)構(gòu)(open bitline architecture)也取代了8F2時代的封閉式位線結(jié)構(gòu)(foldedbitline architecture)。如圖4所示為開放式位線結(jié)構(gòu)示意圖，其原理如下:當前激活rowblock〈n>的bit I ine連接的SA，其需要的參考位線ref erence bitline來自相鄰rowblock〈n+l，n_l>的bit line，當前激活wl〈n>上存儲單元所連接的偶數(shù)位bit I ine連接右邊的SA〈n>，其參考位線ref erence，當前激活wI <n>上存儲單元所連接的奇數(shù)位bi tl ine連接左邊的SAblock〈n + l>，其參考位線reference 13；11:1;[116連接左邊1'0￥131001<:〈11-1>的13；[1:1;[116。由于靈敏放大器34的差分輸入1^和ref_BL來自于不同的存儲陣列模塊(rowblock)，要實現(xiàn)上述專利中的雙存儲單元結(jié)構(gòu)，即兩存儲單元存儲相反的數(shù)據(jù)，且同時激活的字線(wordline)來自于同一存儲陣列模塊(rowblock)，是無法實現(xiàn)的。如果不考慮同時激活的字線來自于同一存儲陣列模塊，只實現(xiàn)兩存儲單元存儲相反數(shù)據(jù)，那么開放式位線結(jié)構(gòu)可通過如下方式實現(xiàn):如圖5所示，因為開放式位線結(jié)構(gòu)中SA的差分輸入來自于不同的存儲陣列模塊，所以必須同時激活3條字線，而且這三條字線必須來自于不同的存儲陣列模塊丨!.!^!^!^!^]!+!〉，!.!^!^!^!^]!〉，!.!^!^!^!^n_l>，其中rowblock〈n>的wl〈n>的偶數(shù)存儲單元與rowblock〈n+l>的wl〈n>的偶數(shù)存儲單元組成雙存儲單元存儲數(shù)據(jù)，rowblock〈n>的wl〈n>的奇數(shù)存儲單元與rowblocKn+lM^wKn>的奇數(shù)存儲單元組成雙存儲單元存儲數(shù)據(jù)，所以不考慮同時激活的字線來自于同一存儲陣列模塊，只實現(xiàn)兩存儲單元存儲相反數(shù)據(jù)，那么開放式位線結(jié)構(gòu)需要同時激活三個存儲陣列模塊，三條字線(wordline)，相比于上述專利中的雙存儲單元結(jié)構(gòu)，多激活了一條字線，以及兩個存儲陣列模塊，所以耗電會增加50%以上;并且同時激活的不同的每三個存儲陣列模塊，其區(qū)分地址是不同的，所以會使得存儲陣列模塊的地址控制非常的復雜;更為重要的是，對于1'0*131001^〈11+1>和1'0￥131001^〈11-1>中的存儲單元，由于激活操作時，每個字線中只有一半的存儲單元的位線會被靈敏放大器放大，其他一半位線通過預充電路被維持在一個固定的中間電壓，在信號建立時間內(nèi)被選中的位線沒有任何電源驅(qū)動，只由存儲單元與位線的電荷分配，而另一半未被選中的位線卻通過預充電路與電源相連被維持在中間電壓，這樣就會加大相鄰位線之間的漏電影響，對動態(tài)存儲器的可靠性非常不利。
[0006]綜上，上述專利中的基于封閉式位線結(jié)構(gòu)動態(tài)存儲器的同一個存儲陣列模塊中同時激活兩條字線的反相雙單元存儲單元結(jié)構(gòu)并不適合于開放式位線結(jié)構(gòu)動態(tài)存儲器。

【發(fā)明內(nèi)容】

[0007]為了克服將現(xiàn)有的基于封閉式位線結(jié)構(gòu)動態(tài)存儲器的雙存儲單元結(jié)構(gòu)應(yīng)用在開放式位線結(jié)構(gòu)動態(tài)存儲器中存在能耗高、可靠性低的技術(shù)問題，本發(fā)明提供了一種適用于開放式位線結(jié)構(gòu)動態(tài)存儲器的雙存儲單元結(jié)構(gòu)動態(tài)存儲器。
[0008]本發(fā)明的技術(shù)解決方案:
[0009]—種基于開放位線結(jié)構(gòu)的動態(tài)存儲器，包括譯碼器電路、存儲單元陣列模塊以及靈敏放大器陣列，其特殊之處在于:所述存儲單元陣列模塊包括多個雙存儲單元，
[0010]所述譯碼器電路包括第一譯碼單元和第二譯碼單元，所述第一譯碼單元包括依次連接的第一異或門電路和第一反相器，所述第二譯碼單元包括依次連接的第二異或門電路和第二反相器，所述第一異或門電路的一個輸入端接外部地址信號RA〈0>，所述第一異或門電路的另一個輸入端接Cf g_dualcel I信號，所述第一反相器的輸出端控制存儲單元陣列模塊中一個雙存儲單元的一根位線WL開啟，所述第二異或門電路的一個輸入端接外部地址信號RA〈0>的反信號/RAI〈0>，所述第二異或門電路的另一個輸入端接cfg_dualcell信號，所述第二反相器的輸出端控制存儲單元陣列模塊中一個雙存儲單元的另一根位線WL開啟。[0011 ]上述雙存儲單元包括電容Cl、晶體管N1、電容C2以及晶體管N2，所述晶體管NI和晶體管N2連接的位線是同一條位線bl，且同一條位線bl作為靈敏放大器陣列中對應(yīng)一個靈敏放大器的輸入。
[0012]上述靈敏放大器陣列中靈敏放大器的參考位線來自于相鄰的存儲單元陣列模塊對應(yīng)存儲單元。
[0013]本發(fā)明所具有的有益效果:
[0014]1、本發(fā)明相比于單存儲單元結(jié)構(gòu)動態(tài)存儲器顯著改善了動態(tài)存儲器的數(shù)據(jù)保持時間。如圖1所示，假設(shè)數(shù)據(jù)‘ I’被存儲于存儲單元電容CO中，其電壓是Vcell，字線wl被使能之前，位線bl和參考位線ref_bl被預充至中間電壓Vbleq，字線wl被使能之后，晶體管NI開啟，電容Cl上的電荷被分享到位線bl上，位線bl電壓升高，經(jīng)過信號建立時間后，位線bl與電容Cl之間電荷分享完成，位線bl與Cl電壓達到相同值，位線bl與參考位線ref_bl之間形成電壓差八￥=(￥0611413169)*(^/(031+(^)，其中(^為電容(:1的電容值，031為位線131上的電容。由于動態(tài)存儲器存儲單元存在漏電，在數(shù)據(jù)被寫入到電容后，當漏電導致存儲單元電容上的電荷減少到不足以形成靈敏放大器放大所需要的最小電壓差A Vmin時，該存儲單元即失效，這段時間即為動態(tài)存儲器數(shù)據(jù)保持時間，假設(shè)漏電流為I，通過計算可知此數(shù)據(jù)保持時間單存儲單元retent1n= ((Vblh- Δ Vmin-VbIeq)*Cc- Δ Vmin*Cbl)/I
[0015]雙存儲單元結(jié)構(gòu)由于采用兩個單元存儲數(shù)據(jù)，所以存儲單元電容加倍，經(jīng)過計算可知其Δ V= (Vcell-Vbleq)*Cc/(Cbl+Cc)，進一步計算可得數(shù)據(jù)保持時間:
[0016]雙存儲單元
[0017]retent1n=((Vblh-ΔVmin-Vbl)*Cc-ΔVmin*Cbl)/I+(ΔVmin*Cbl)/2I
[0018]=單存儲單元retent1n+( Δ Vmin*Cbl)/2I
[0019]即雙存儲單元結(jié)構(gòu)動態(tài)存儲器數(shù)據(jù)保持時間比單存儲單元結(jié)構(gòu)動態(tài)存儲器數(shù)據(jù)保持時間增加了( AVmin*Cbl)/2I。
[0020]2、本發(fā)明解決了當前業(yè)界基于封閉式位線結(jié)構(gòu)動態(tài)存儲器雙存儲單元結(jié)構(gòu)無法應(yīng)用在當前業(yè)界主流的開放式位線結(jié)構(gòu)動態(tài)存儲器的問題。
【附圖說明】
[0021 ]圖1a為動態(tài)存儲器單存儲單元結(jié)構(gòu)示意圖；
[0022]圖1b為激活(ACTIVE)操作原理示意圖；
[0023]圖2為封閉式位線結(jié)構(gòu)動態(tài)存儲器存儲陣列結(jié)構(gòu)圖；
[0024]圖3為現(xiàn)有的中雙存儲單元結(jié)構(gòu)圖；
[0025]圖4為開放式位線結(jié)構(gòu)動態(tài)存儲器存儲陣列結(jié)構(gòu)圖；
[0026]圖5為開放式位線結(jié)構(gòu)下反相雙存儲單元結(jié)構(gòu)原理圖；
[0027]圖6為本發(fā)明開放式位線結(jié)構(gòu)下同相說存儲單元結(jié)構(gòu)原理圖；
[0028]圖7為雙存儲單元結(jié)構(gòu)圖；
[0029]圖8a為傳統(tǒng)單存儲單元相鄰字線譯碼地址控制電路結(jié)構(gòu)；
[0030]圖Sb為本發(fā)明雙存儲單元結(jié)構(gòu)中同時激活的兩條字線譯碼地址的控制電路電路結(jié)構(gòu)。
【具體實施方式】
[0031]如圖6所示，雙存儲單元模式下，開放式位線結(jié)構(gòu)與單存儲單元結(jié)構(gòu)模式一樣，不同的只是雙存儲單元模式下同時激活兩條字線，所以控制非常簡單。當前激活的存儲單元陣列模塊1*0￥1310 01^〈11>的位線連接的靈敏放大器(34)，其需要的參考位線(referencebitline)來自相鄰的存儲單元陣列模塊rowblock〈n+l，n-l>的位線，當前激活wl〈n，n+l>上存儲單元所連接的偶數(shù)位位線連接右邊的靈敏放大器SAblock〈n>,其參考位線ref erence13；11:1；[116連接右邊1'0￥131001^〈11-1>的13；[1:1；[116，當前激活￥1〈11>上存儲單元所連接的奇數(shù)位位線連接左邊的 SAblock〈n+l>，其ref erence 13；11:1;[116連接左邊1'0￥131001<:〈11-1>的13；[1:1;[116。通過同時激活相同存儲單元陣列模塊中兩條相鄰的字線實現(xiàn)了雙存儲單元結(jié)構(gòu)。單存儲單元結(jié)構(gòu)如圖1所示，電容Cl和晶體管NI組成一個存儲單元，圖7所示為本發(fā)明的雙存儲單元結(jié)構(gòu)，電容Cl和晶體管NI，以及電容C2和晶體管N2構(gòu)成了雙存儲單元，相比于專利I中的雙存儲單元結(jié)構(gòu)，不同之處在于晶體管NI和N2連接的位線是同一條位線，而專利I中兩個晶體管連接的是不同的位線，而且這兩條位線作為差分輸入連接到同一個靈敏放大器，所以其雙存儲單元結(jié)構(gòu)是反相雙存儲單元結(jié)構(gòu)，而本發(fā)明的雙存儲單元，NI和N2連接相同的位線，其連接的靈敏放大器需要的參考位線來自于相鄰的存儲單元陣列模塊，所以本發(fā)明的雙存儲單元結(jié)構(gòu)是同相雙存儲單元結(jié)構(gòu)。
[0032]圖8a所示為傳統(tǒng)單存儲單元相鄰字線譯碼地址控制電路結(jié)構(gòu)，傳統(tǒng)譯碼器電路在單存儲單元模式時用最低位地址來區(qū)分本發(fā)明中雙存儲單元結(jié)構(gòu)同時激活的兩條字線，即譯碼器所用信號RAI〈0>，/RAI〈0>是外部地址RA〈0>及其反信號/RA〈0>經(jīng)過緩沖器產(chǎn)生的。圖Sb所示為本發(fā)明雙存儲單元結(jié)構(gòu)中同時激活的兩條字線譯碼地址控制電路，相比于單存儲單元結(jié)構(gòu)電路，將圖8a中的前一級反相器用異或門取代，cfg_dualcell信號來接異或門的一個輸入，這樣在雙存儲單元結(jié)構(gòu)模式下，cf g_dual Ice 11 = 1，RAI〈0>，/RAI〈0>都被置為高，這樣雙存儲單元結(jié)構(gòu)所用到的兩條字線會被同時激活。
【主權(quán)項】
1.一種基于開放位線結(jié)構(gòu)的動態(tài)存儲器，包括譯碼器電路、存儲單元陣列模塊以及靈敏放大器陣列，其特征在于:所述存儲單元陣列模塊包括多個雙存儲單元， 所述譯碼器電路包括第一譯碼單元和第二譯碼單元，所述第一譯碼單元包括依次連接的第一異或門電路和第一反相器，所述第二譯碼單元包括依次連接的第二異或門電路和第二反相器，所述第一異或門電路的一個輸入端接外部地址信號RA〈0>，所述第一異或門電路的另一個輸入端接cf g_dualcelI信號，所述第一反相器的輸出端控制存儲單元陣列模塊中一個雙存儲單元的一根位線WL開啟，所述第二異或門電路的一個輸入端接外部地址信號RA〈O〉的反信號/RAI〈0>，所述第二異或門電路的另一個輸入端接cfg_dualcell信號，所述第二反相器的輸出端控制存儲單元陣列模塊中一個雙存儲單元的另一根位線WL開啟。2.根據(jù)權(quán)利要求1所述的基于開放位線結(jié)構(gòu)的動態(tài)存儲器，其特征在于:所述雙存儲單元包括電容Cl、晶體管N1、電容C2以及晶體管N2，所述晶體管NI和晶體管N2連接的位線是同一條位線bl，且同一條位線bl作為靈敏放大器陣列中對應(yīng)一個靈敏放大器的輸入。3.根據(jù)權(quán)利要求1或2所述的基于開放位線結(jié)構(gòu)的動態(tài)存儲器，其特征在于:所述靈敏放大器陣列中靈敏放大器的參考位線來自于相鄰的存儲單元陣列模塊對應(yīng)存儲單元。
【文檔編號】G11C11/408GK105895147SQ201610340431
【公開日】2016年8月24日
【申請日】2016年5月20日
【發(fā)明人】亞歷山大, 段會福, 俞冰, 談杰
【申請人】西安紫光國芯半導體有限公司