本發(fā)明涉及一種阻變存儲(chǔ)器電路，適用于存儲(chǔ)領(lǐng)域。

背景技術(shù)：

半導(dǎo)體存儲(chǔ)器誕生于上世紀(jì)60年代，至今已有大約50年的發(fā)展史。經(jīng)過50年的發(fā)展，存儲(chǔ)器種類也越來越多，然而不同種類的存儲(chǔ)器有著截然不同的特性。若按照存儲(chǔ)方式和功能來分，半導(dǎo)體存儲(chǔ)器可分為揮發(fā)性存儲(chǔ)器(隨機(jī)存儲(chǔ)器RAM)和非揮發(fā)性存儲(chǔ)器(只讀存儲(chǔ)器ROM)兩大類，揮發(fā)性存儲(chǔ)器是指存儲(chǔ)器存儲(chǔ)的信息需要電維持，存儲(chǔ)器斷電后，數(shù)據(jù)丟失，如DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)等都屬于揮發(fā)性存儲(chǔ)器。非揮發(fā)性存儲(chǔ)器則相反，存儲(chǔ)器斷電后，存儲(chǔ)信息繼續(xù)保留，如現(xiàn)在主流的“閃存”( Flash )。由于便攜式電子產(chǎn)品(手機(jī)，mp3、u盤，筆記本電腦)的普及，非揮發(fā)性存儲(chǔ)器，特別是Flash，所占據(jù)的市場(chǎng)份額也越來越大。但這類存儲(chǔ)器需要較大的操作電壓、較低的存儲(chǔ)速度、復(fù)雜的電路結(jié)構(gòu)等缺點(diǎn)都難以滿足現(xiàn)代電子產(chǎn)品的需要。而且Flash在工藝縮小時(shí)按比例縮小存在很大困難，特別是在32nm技術(shù)以下，這種存儲(chǔ)器難于保證其功能。為解決這些問題，基于以電阻值變化為信息存儲(chǔ)方式的多種新型非揮發(fā)性存儲(chǔ)器得到迅速發(fā)展，如鐵電存儲(chǔ)器(FRAM)，磁存儲(chǔ)器(MRAM )，相變存儲(chǔ)器(PRAM )，阻變式存儲(chǔ)器(RRAM)。

雖然對(duì)于鐵電存儲(chǔ)器，磁存儲(chǔ)器，相變存儲(chǔ)器的存儲(chǔ)機(jī)理己有公認(rèn)的理論解釋，但對(duì)阻變存儲(chǔ)器的阻變機(jī)理仍沒有統(tǒng)一的，公認(rèn)的理論解釋。盡管如此，阻變存儲(chǔ)器擁有低操作電壓、功耗低、結(jié)構(gòu)簡(jiǎn)單、存儲(chǔ)密度高、讀寫速度快、保持時(shí)間長、與CMOS工藝相兼容等特點(diǎn)而被廣泛研究.從表。隨著集成電路與半導(dǎo)體加工工藝的不斷進(jìn)步，現(xiàn)有的存儲(chǔ)器越來越難以滿足電子產(chǎn)品的需求。作為一種新型非易失存儲(chǔ)器，阻變存儲(chǔ)器以其優(yōu)越的性能得到了業(yè)界的廣泛認(rèn)可。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種阻變存儲(chǔ)器電路，包括譯碼器電路、電平選擇電路、靈敏器放大電路，結(jié)構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn)、速度快，適應(yīng)性好，能夠在任何情況下都不會(huì)存在誤讀現(xiàn)象，有效避免串?dāng)_問題。

本發(fā)明所采用的技術(shù)方案是：阻變存儲(chǔ)器電路由譯碼器電路、電平選擇電路、靈敏器放大電路構(gòu)成。

所述行地址譯碼器的存儲(chǔ)陣列的行數(shù)為16，因此需要4個(gè)行輸入地址信號(hào)(D6-D9)端口，譯碼器的輸出信號(hào)端口有16個(gè)(YO-Y15)。譯碼電路采用兩級(jí)譯碼，第一級(jí)譯碼電路為兩個(gè)2-4譯碼器，第二級(jí)譯碼電路為16個(gè)與門。當(dāng)譯碼器工作時(shí)，輸入地址信號(hào)首先被分為兩組(D6和D7一組，D8和D9一組)，分別進(jìn)入第一級(jí)譯碼電路進(jìn)行譯碼。譯碼所產(chǎn)生的信號(hào)隨后進(jìn)入第二級(jí)譯碼電路產(chǎn)生字線信號(hào)的全譯碼陣列。

所述列地址寫電路譯碼器的設(shè)計(jì)行地址譯碼器的不同之處在于:存儲(chǔ)器的列數(shù)為32，需要5個(gè)輸入地址信號(hào)(D1-DS)端口，譯碼器的輸出信號(hào)端口有32個(gè)(y0-y31>。整個(gè)譯碼器，電路分為兩級(jí)。第一級(jí)為一個(gè)3-8譯碼器和一個(gè)2一譯碼器，第二級(jí)為32個(gè)與門。其中為減小2-4譯碼器的扇出，在2一譯碼器輸出端接緩沖器。

所述行電平選擇電路中，csb為片選信號(hào)，write和read分別為寫使能信號(hào)和讀使能信號(hào)，data為數(shù)據(jù)輸入端，a為地址線，端口Vread, Vset, Vf1, Vf2。分別為電壓輸入端口。端口out為輸出端口，直接與存儲(chǔ)陣列的字線相連，輸出端口Y用于產(chǎn)生Reset信號(hào)(當(dāng)片選信號(hào)，寫使能信號(hào)write和地址信號(hào)同時(shí)有效時(shí)，端口Y輸出高電平)。由于存儲(chǔ)陣列的字線為16,因此共需要16個(gè)行電平選擇電路。在行電平選擇電路中，片選信號(hào)。sb的優(yōu)先級(jí)最高，讀使能信號(hào)read和寫使能信號(hào)write其次，隨后是地址信號(hào)，優(yōu)先級(jí)最低的是數(shù)據(jù)信號(hào)。所設(shè)計(jì)的行電平選擇電路能夠控制不同電壓值的傳輸，同時(shí)注意的是，開關(guān)管存在一定的閩值損失。

所述列電平選擇電路中,輸入端口a是地址信號(hào)，write為寫使能信號(hào)，csb為片選信號(hào)，gnd為接地端,為輔助電壓輸入端:端口。OUT為輸出端，直接接存儲(chǔ)陣列的位線，輸出端口Y用于產(chǎn)生Reset信號(hào)(當(dāng)片選信號(hào)，寫使能信號(hào)write和地址信號(hào)同時(shí)有效時(shí)，端口Y輸出高電平)。由于本文設(shè)計(jì)的存儲(chǔ)陣列的位線為32，因此整個(gè)存儲(chǔ)器共需要32個(gè)列電平選擇電路。

所述控制電路中的輸入端口a接行電平選擇電路的輸出端Y，輸入端口b接列電平選擇電路的輸出端Y?？刂齐娐返妮敵龆丝赗eset接RRAM器件模型的Reset端。由于存儲(chǔ)陣列共有512個(gè)存儲(chǔ)單元，因此RAM存儲(chǔ)器共需要512個(gè)控制電路。只有當(dāng)信號(hào)a, b同時(shí)為高電平時(shí)，Reset信號(hào)才能為高電平，并且高電平的脈沖寬度遠(yuǎn)遠(yuǎn)小于寫操作的電壓脈沖寬度。

所述靈敏放大器采用運(yùn)算放大型靈敏放大器結(jié)構(gòu)，其中，晶體管M1和晶體管M2為信號(hào)輸入端，兩晶體管尺寸相同。晶體管M3和M4作為一有源的電流鏡負(fù)載，尺寸也相同。晶體管M3為電流源，Vin為位線電壓，Vref為參考電壓，Vout為單端輸出。此靈敏放大器的工作過程為:當(dāng)輸入電壓Vin>Vref時(shí)，Vout的輸出值大于Vdd/2；當(dāng)Vin<Vref時(shí)，Vout輸出值小于Vdd/2。當(dāng)Vin=Vref時(shí)，電路完全對(duì)稱通過設(shè)置晶體管M1和晶體管M3的尺寸，Vout=Vdd/2。由于Vin和Vref差值相差不大，所有晶體管工作在飽和區(qū)。靈敏放大器電路后接緩沖器，這樣即可把存儲(chǔ)單元的存儲(chǔ)信息讀出，并轉(zhuǎn)化成所需要的數(shù)字信號(hào)。

本發(fā)明的有益效果是：構(gòu)緊湊，加樣精度高、速度快，適應(yīng)性好，取代了傳統(tǒng)的移液器，提高了加樣效率，解決了多針頭加樣針頭浪費(fèi)的問題，縮短了芯片檢測(cè)分析周期。

附圖說明

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說明。

圖1是本發(fā)明的行地址譯碼器電路。

圖2是本發(fā)明的列地址寫電路譯碼器電路。

圖3是本發(fā)明的行電平選擇電路。

圖4是本發(fā)明的列電平選擇電路。

圖5是本發(fā)明的控制電路。

圖6是本發(fā)明的靈敏放大電路。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明。

如圖1, 行地址譯碼器的實(shí)際電路，存儲(chǔ)陣列的行數(shù)為16，因此需要4個(gè)行輸入地址信號(hào)(D6-D9 )端口，譯碼器的輸出信號(hào)端口有16個(gè)(YO-Y15 ) 。從圖中可看出，本文設(shè)計(jì)的譯碼電路采用兩級(jí)譯碼。第一級(jí)譯碼電路為兩個(gè)2-4譯碼器，第二級(jí)譯碼電路為16個(gè)與門。當(dāng)譯碼器工作時(shí)，輸入地址信號(hào)首先被分為兩組(D6和D7一組，D8和D9一組)，分別進(jìn)入第一級(jí)譯碼電路進(jìn)行譯碼。譯碼所產(chǎn)生的信號(hào)隨后進(jìn)入第二級(jí)譯碼電路產(chǎn)生字線信號(hào)的全譯碼陣列。

如圖2，列地址寫電路譯碼器的設(shè)計(jì)行地址譯碼器的不同之處在于:存儲(chǔ)器的列數(shù)為32，需要5個(gè)輸入地址信號(hào)(D1-DS)端口，譯碼器的輸出信號(hào)端口有32個(gè)(y0-y31)。整個(gè)譯碼器，電路分為兩級(jí)。第一級(jí)為一個(gè)3-8譯碼器和一個(gè)2一譯碼器，第二級(jí)為32個(gè)與門。其中為減小2-4譯碼器的扇出，在2一譯碼器輸出端接緩沖器。

如圖3，csb為片選信號(hào)，write和read分別為寫使能信號(hào)和讀使能信號(hào)，data為數(shù)據(jù)輸入端，a為地址線，端口Vread,Vsd,Vread,Vf1,Vf2分別為電壓輸入端口。端口OUT為輸出端口，直接與存儲(chǔ)陣列的字線相連，輸出端口Y用于產(chǎn)生Reset信號(hào)(當(dāng)片選信號(hào)，寫使能信號(hào)write和地址信號(hào)同時(shí)有效時(shí)，端口Y輸出高電平)。由于存儲(chǔ)陣列的字線為16,因此共需要16個(gè)行電平選擇電路。在行電平選擇電路中，片選信號(hào)sb的優(yōu)先級(jí)最高，讀使能信號(hào)read和寫使能信號(hào)write其次，隨后是地址信號(hào)，優(yōu)先級(jí)最低的是數(shù)據(jù)信號(hào)。

如圖4，列電平選擇電路中,輸入端口a是地址信號(hào)，write為寫使能信號(hào)，csb為片選信號(hào)，gnd為接地端,為輔助電壓輸入端:端口。OUT為輸出端，直接接存儲(chǔ)陣列的位線，輸出端口Y用于產(chǎn)生Reset信號(hào)(當(dāng)片選信號(hào)，寫使能信號(hào)write和地址信號(hào)同時(shí)有效時(shí)，端口Y輸出高電平)。由于本文設(shè)計(jì)的存儲(chǔ)陣列的位線為32，因此整個(gè)存儲(chǔ)器共需要32個(gè)列電平選擇電路。

如圖5，控制電路中的輸入端口a接行電平選擇電路的輸出端Y，輸入端口b接列電平選擇電路的輸出端Y。控制電路的輸出端口Reset接RRAM器件模型的Reset端。由于存儲(chǔ)陣列共有512個(gè)存儲(chǔ)單元，因此RAM存儲(chǔ)器共需要512個(gè)控制電路。只有當(dāng)信號(hào)a, b同時(shí)為高電平時(shí)，Reset信號(hào)才能為高電平，并且高電平的脈沖寬度遠(yuǎn)遠(yuǎn)小于寫操作的電壓脈沖寬度。

如圖6，靈敏放大器采用運(yùn)算放大型靈敏放大器結(jié)構(gòu)，其中，晶體管M1和晶體管M2為信號(hào)輸入端，兩晶體管尺寸相同。晶體管M3和M4作為一有源的電流鏡負(fù)載，尺寸也相同。晶體管M3為電流源，Vin為位線電壓，Vref為參考電壓，Vout為單端輸出。此靈敏放大器的工作過程為:當(dāng)輸入電壓Vin>Vref時(shí)，Vout的輸出值大于Vdd/2；當(dāng)Vin<Vref時(shí)，Vout輸出值小于Vdd/2。當(dāng)Vin=Vref時(shí)，電路完全對(duì)稱通過設(shè)置晶體管M1和晶體管M3的尺寸，Vout=Vdd/2。由于Vin和Vref差值相差不大，所有晶體管工作在飽和區(qū)。靈敏放大器電路后接緩沖器，這樣即可把存儲(chǔ)單元的存儲(chǔ)信息讀出，并轉(zhuǎn)化成所需要的數(shù)字信號(hào)。