專利名稱：靜態(tài)隨機(jī)存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存取單元可高密度安裝的靜態(tài)隨機(jī)存儲器(SRAMStatic Random Access Memory)。
背景技術(shù)：
我們知道CMOS型靜態(tài)隨機(jī)存儲器是由6個(gè)晶體管分成兩組基本電路后相互耦合而成。其中包括以構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管的基本電路為第1組，將該基本電路與另一組相同的基本電路的反相器的輸出，入交叉耦合聯(lián)接在一起的2組基本電路。
美國專利第5744844號揭載的靜態(tài)隨機(jī)存儲器，在此稱其為第1項(xiàng)既存技術(shù)，采用了與從前技術(shù)，即在一個(gè)存取單元區(qū)域的上半部分為N阱區(qū)域，下半部分為P阱區(qū)域的縱置型單元構(gòu)造的(從前)技術(shù)相比，即可存取高速化，又可縮小單元面積的技術(shù)，即位于存取單元區(qū)域中央的N阱區(qū)域中配置各組基本電路PMOS負(fù)載晶體管；在左側(cè)的P阱區(qū)域中配置第1組基本電路的NMOS驅(qū)動晶體管及NMOS存取晶體管；在右側(cè)P阱區(qū)域中配置第2組基本電路的NMOS驅(qū)動晶體管及NMOS存取晶體管的橫置型單元構(gòu)造技術(shù)(第1項(xiàng)既存技術(shù))。在這里，定義位線為縱走向、字線為橫走向。美國專利第5930163號也揭載了同樣的技術(shù)。
另一方面，刊登在美國專利第6240009號的靜態(tài)隨機(jī)存儲器，在此稱其為第2項(xiàng)既存技術(shù)即以單端型讀出及差動型寫入操作為前提，在6個(gè)晶體管構(gòu)成的靜態(tài)隨機(jī)存儲器存取單元中，通過使其中一組的NMOS驅(qū)動晶體管的柵寬度比另一組NMOS驅(qū)動晶體管的刪寬度窄，以謀求減小靜態(tài)隨機(jī)存儲器存取單元的面積。
本發(fā)明要解決的問題在由6個(gè)晶體管構(gòu)成的靜態(tài)隨機(jī)存儲器存取單元中，從位線流入源極線的單元電流，是由NMOS驅(qū)動晶體管及NMOS存取晶體管的溝道寬度決定的。單元電流若是小的話，意味著位線的放大遲延就大。然而，上述第1項(xiàng)的既存技術(shù)是以在兩組基本電路之間所構(gòu)成的晶體管尺寸對稱為前提，所以，為削減位線的放大遲延而加大元件電流來實(shí)現(xiàn)更加高速的操作，就必須加大全部6個(gè)晶體管的尺寸，這也就意味著要加大靜態(tài)隨機(jī)存儲器存取單元面積。另外，上述第2既存技術(shù)中，由于各組基本電路中的NMOS存取晶體管具有完全相同的柵寬度，故又會出現(xiàn)了稱為不能充分利用柵寬度寬的NMOS驅(qū)動晶體管的電流驅(qū)動能力的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供改良后的新型靜態(tài)隨機(jī)存儲器。
本發(fā)明所涉及的第1種靜態(tài)隨機(jī)存儲器，包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將所述第1組基本電路的反相器的輸出以及輸入分別與所述第2組基本電路的反相器的輸入以及輸出連接，其中第1組基本電路的驅(qū)動晶體管和存取晶體管的溝道寬度(柵極寬度)相互相同、且該溝道寬度比第2組基本電路的驅(qū)動晶體管及存取晶體管的溝道寬度要寬。據(jù)此，可以確保大單元電流的流通，所以可削減位線的放大遲延。再有，例如，若將兩組基本電路之間的負(fù)載晶體管和驅(qū)動晶體管的溝道寬度設(shè)定為相差15％以上的話，就可防止在讀出操作時(shí)，由于元件電流而引起的電位上升，從而導(dǎo)致存取數(shù)據(jù)損壞的現(xiàn)象。
本發(fā)明所涉及的第2種靜態(tài)隨機(jī)存儲器，具有兩組基本電路之間的反相器的截止泄漏電流的大小為非對稱的特征。據(jù)此，在一組基本電路上確保大元件電流的同時(shí)，可削減該靜態(tài)隨機(jī)存儲器的無信號泄漏電流。
本發(fā)明所涉及的第3種靜態(tài)隨機(jī)存儲器，具有兩組基本電路之間的構(gòu)成晶體管的柵氧化薄膜的厚度為非對稱性的特征。據(jù)此，在一組基本電路中確保有大元件電流的同時(shí)，可削減該靜態(tài)隨機(jī)存儲器的無信號漏電流。
本發(fā)明所涉及的第4種靜態(tài)隨機(jī)存儲器，具有聯(lián)接在兩組基本電路中的一組上的位線，設(shè)定為專用于記入，而另一組基本電路的位線則設(shè)定為讀出、記入兼用；聯(lián)接在記入專用位線上的那一組基本電路的構(gòu)成晶體管中，至少有一個(gè)晶體管的電流驅(qū)動能力設(shè)定得比另一組基本電路中相對應(yīng)的晶體管的低，而各組基本電路的存取晶體管在讀出操作時(shí)，只激活其中一組基本電路的晶體管，而在記入操作時(shí)，則同時(shí)激活兩組基本電路中的晶體管的構(gòu)成特征。據(jù)此，可實(shí)現(xiàn)單端型讀出和差動型記入的操作。
本發(fā)明所涉及的第5種靜態(tài)隨機(jī)存儲器，具有以下特征在兩組基本電路之間的構(gòu)成晶體管的電流驅(qū)動能力不對稱的讀出操作時(shí)，進(jìn)一步包括將兩組基本電路中電流驅(qū)動能力低的一組基本電路的源極線電位電平設(shè)定為高于另一組基本電路的源極線的電位電平的手段。據(jù)此，在確保其中一組基本電路在大元件電流同時(shí)，可防止在讀出操作時(shí)，由于元件電流引起的電位上升而導(dǎo)致的存取數(shù)據(jù)的損壞。
本發(fā)明所涉及的第6種靜態(tài)隨機(jī)存儲器，聯(lián)接在兩組基本電路的各自中的驅(qū)動晶體管和存取晶體管相互間的溝道寬度(柵極寬度)大體一致，且有相同的聯(lián)接方式，形成于沒有曲折的矩形激活區(qū)域內(nèi)。據(jù)此，緩和了激活區(qū)域內(nèi)的應(yīng)力，其結(jié)果可防止缺陷發(fā)生于未然。
附圖的簡單說明

圖1表示本發(fā)明的靜態(tài)隨機(jī)存儲器的構(gòu)成例。
圖2表示圖1中的各個(gè)晶體管的尺寸及閾值電壓的一個(gè)例子。
圖3表示圖1中各個(gè)晶體管的閾值電壓的另外的例子。
圖4表示圖1中各個(gè)晶體管的柵氧化薄膜厚度的例子。
圖5表示圖1靜態(tài)隨機(jī)存儲器的平面布置的一個(gè)例子。
圖6表示圖1靜態(tài)隨機(jī)存儲器的另外平面布置的例子。
圖7是說明圖1靜態(tài)隨機(jī)存儲器的讀出、記入操作的一個(gè)例子的圖。
圖8表示圖1靜態(tài)隨機(jī)存儲器中獲得大元件電流Icell的方法。
圖9表示圖1靜態(tài)隨機(jī)存儲器的第1和第2組的轉(zhuǎn)相器之間的3個(gè)晶體管在相同尺寸比時(shí)的各組轉(zhuǎn)相器的輸出、入電壓的關(guān)系。
具體實(shí)施例圖1表示本發(fā)明所涉及的靜態(tài)隨機(jī)存儲器的構(gòu)成例。圖1中，MP0及MP1表示PMOS負(fù)載晶體管，MN0及MN1表示NMOS驅(qū)動晶體管，MN2及MN3表示NMOS存取晶體管。且，晶體管MP0、MN0及MN2構(gòu)成第1組基本電路，晶體管MP0和MN0構(gòu)成一個(gè)反相器(左反相器LINV)，晶體管MN2則將這個(gè)反相器的輸出聯(lián)接于記入專用的位線WBL上，晶體管MN2的柵極聯(lián)接于寫入專用字線(記入字線)WLWT，晶體管MN0的柵極聯(lián)接于第1組基本電路的源極線Vss1。晶體管MP1、MN1及MN3構(gòu)成第2組基本電路。晶體管MP1和MN1構(gòu)成另一個(gè)反相器(右側(cè)反相器RINV)，晶體管MN3則將這個(gè)反相器的輸出端(中間節(jié)點(diǎn)Vm)聯(lián)接于讀出、記入兼用的位線(讀出位線)RBL。晶體管MN3的柵極聯(lián)接于讀出、記入兼用字線(讀出字線)WLR，晶體管MN1的源極聯(lián)接于第2組基本電路的源極線Vss2。第1和第2組基本電路與兩個(gè)反相器的輸出、入端是以耦合的形式聯(lián)接的，晶體管MP0及MP1各自的源極共同聯(lián)接于正電源極線Vcc。圖中的單元電流Icell是從位線RBL通過晶體管MN3及MN1流入源極線Vss2的單元電流。
圖2表示圖1中的各個(gè)晶體管的尺寸及閾值電壓的一個(gè)例子。如圖2所示，晶體管MN1及MN3的柵極寬度(溝道寬度)是其余4個(gè)晶體管柵極寬度(溝道寬度)的2倍。也就是晶體管MN1及MN3的柵極寬度相等，且該柵極寬度比晶體管MN0及MN2的柵極寬度要寬。另外，晶體管MN1及MN3為低閾值電壓(0.4V)晶體管，而另外4個(gè)晶體管則為高閾值電壓(0.5V)晶體管。在記入操作時(shí)，因周圍電路的記入驅(qū)動電路將欲記入“L”的節(jié)點(diǎn)一側(cè)的位線強(qiáng)行聯(lián)接于接地電平，所以，存取單元電路的晶體管的尺寸就不必很大。亦就是，被接在位線WBL上的第1組基本電路的晶體管的尺寸只要有第2組基本電路晶體管的一半大小就足夠用于記入了。
各組基本電路反相器的反轉(zhuǎn)閾值電平由負(fù)載晶體管和驅(qū)動晶體管的電流驅(qū)動能力之比決定。如圖2的作法，晶體管MP0與MN0的柵極寬度比為1.0(＝0.2μm/0.2μm)，晶體管MP1和MN1的柵極寬度比為0.5(＝0.2μm/0.4μm)，這些柵極寬度比的差值為50％。其結(jié)果，左側(cè)的反相器LINV的反轉(zhuǎn)閾值電平值為0.3Vcc，右側(cè)反相器RINV的反轉(zhuǎn)閾值電平值為0.15Vcc，它們之間亦存在50％的差值。
圖2所示例具有以下特征為增大晶體管MN1及MN3中流動的單元電流Icell，設(shè)定這兩個(gè)晶體管(MN1及MN3)的柵極寬度相等，將其設(shè)定為大值。但是，若加大這兩個(gè)晶體管的尺寸，在讀出操作時(shí)，則因晶體管MN3接通時(shí)Vm節(jié)點(diǎn)的電位從“L”電平到“H”電平會發(fā)生很大的變化，所以，為不使以Vm節(jié)點(diǎn)電位為輸入的左側(cè)反相器LINV產(chǎn)生錯誤地反轉(zhuǎn)，這個(gè)左側(cè)反相器LINV的反轉(zhuǎn)閾值電平就有必要設(shè)定為較高值且應(yīng)設(shè)有參差。為此，如上所述在兩組基本電路之間，將負(fù)載晶體管和驅(qū)動晶體管的溝道寬度比設(shè)定為具有50％的差值就可防止左側(cè)反相器發(fā)生誤反轉(zhuǎn)。
另外，若采用圖2的作法，將兩組基本電路之間的構(gòu)成晶體管的閾值電壓設(shè)定為非對稱值的話，就可收到以下效果。即，6個(gè)晶體管中，只將需要較高電流電流驅(qū)動力的第2組基本電路的晶體管設(shè)定為低閾值電壓，第1組基本電路的閾值電壓設(shè)定為高閾值電壓，這樣，與全部使用低閾值電壓晶體管的情況相比，單元泄漏電流就會減到一半。
還有，兩組基本電路之間的負(fù)載晶體管和驅(qū)動晶體管的溝道幅度比只要設(shè)定為相差15％以上即可。另外，兩組基本電路之間的反相器的反轉(zhuǎn)閾值電平也只要設(shè)定為相差30％以上即可。
圖3表示圖1中各個(gè)晶體管的閾值電壓的另外的例子。如圖3所示，晶體管MP0、MN0及MN2的閾值電壓分別設(shè)定為0.5V，晶體管MP1、MN1及MN3的閾值電壓分別設(shè)定為0.2V。也就是被要求高速操作的右側(cè)反相器RINV用可降低閾值電壓犧牲刪漏電流變大、實(shí)現(xiàn)大驅(qū)動電流的晶體管構(gòu)成，而被允許低速操作的左反相器LINV則用提高閾值電壓、漏電流小的晶體管構(gòu)成。這樣做，與全部使用低閾值電壓晶體管相比，無信號漏電流就會減到一半。
如圖4所示，亦可以非對稱地設(shè)定兩組基本電路之間的柵氧化薄膜的厚度。圖3中說明的漏電流是晶體管源、漏之間的截止漏電流，而在微細(xì)化后的晶體管中柵極漏電流則變得明顯而有影響了。于是，如圖4所示，晶體管MP0、MN0及MN2的柵氧化薄膜的厚度均設(shè)定為2.6nm，晶體管MP1、MN1及MN3的柵氧化薄膜的厚度均設(shè)定為1.6nm。也就是，被要求高速操作的右側(cè)反相器RINV由使其柵氧化薄膜更厚(犧牲柵漏電流變大)以實(shí)現(xiàn)大驅(qū)動電流的晶體管構(gòu)成，而被允許低速操作的左側(cè)反相器LINV則由加厚柵氧化薄膜而柵泄漏電流小的晶體管構(gòu)成。這樣做，與全部使用薄柵氧化薄膜的晶體管相比，可削減一半的無信號柵漏電流。
圖5是表示圖1的靜態(tài)隨機(jī)存儲器的平面布置的一個(gè)例子。圖5中，WP0、WP1及WN0、WN1、WN2和WN3分別表示各個(gè)晶體管的柵寬度，SH0及SH1則表示為實(shí)現(xiàn)晶體管的交叉耦合的共用接觸。圖示的平面布置為采用了上述橫置型單元構(gòu)造技術(shù)，將第1組和第2組的基本電路左右獨(dú)立配置，第1組、第2組基本電路中采用定高度而改變寬度的作法。該圖中，WP表示晶體管MP0及MP1所占區(qū)域的寬度，WNL表示晶體管MN0及MN2所占區(qū)域的寬度，WNR表示晶體管MN1及MN3所占區(qū)域的寬度。這些寬度均可獨(dú)立決定。另外，WP中，WPL表示晶體管MP0所占區(qū)域的寬度，WPR表示晶體管MP1所占區(qū)域的寬度。這些寬度也可以獨(dú)立決定。再有，采用縱置型單元構(gòu)造來改變基本電路組之間晶體管的溝道長的方法亦可。
圖6是表示圖1的靜態(tài)隨機(jī)存儲器另外的平面布置的例子。按照圖5的作法，例如，因?yàn)樵诰w管MN1的源區(qū)域中有突出，右側(cè)P阱電路的激活化區(qū)域彎成“L”字形。與其相對應(yīng)，若按照圖6的作法，因?yàn)榫w管MN1和MN3有互等的溝道寬度，形成在同一個(gè)連續(xù)的且具有直線長邊(沒有曲折)的矩形激活化區(qū)域，故緩和了激活化區(qū)域的應(yīng)力。其結(jié)果，防止缺陷發(fā)生于未然。左側(cè)P阱及中央N阱的激活化區(qū)域亦相同。
圖7用來說明圖1的靜態(tài)隨機(jī)存儲器的讀出、記入操作的一個(gè)例子。如前所述，在讀出時(shí)只激活讀出字線WLR，而記入時(shí)激活記入字線WLWT和讀出字線WLR。
讀出操作時(shí)，將源極線Vss1的電位提高0.2V，那么即便是Vm上升0.4V，在柵極聯(lián)接在節(jié)點(diǎn)Vm上的第1組基本電路的驅(qū)動晶體管MN0也不會接通。
若要在與節(jié)點(diǎn)Vm相反的另一節(jié)點(diǎn)上記入“L”，可通過一半大小的晶體管MN2進(jìn)行記入操作。但是，基本上講，驅(qū)動電路的電流驅(qū)動能力只要比晶體管MP0的電流驅(qū)動能力有充分的提高，記入操作就成為可能。本實(shí)施例中，在此基礎(chǔ)上為了能更進(jìn)一步地實(shí)現(xiàn)高速記入操作，采用了將源極線Vss2電位提高0.2V左右的構(gòu)成方法。采用這個(gè)構(gòu)成，即使是小尺寸晶體管也能夠高速寫入操作。相反，在節(jié)點(diǎn)Vm上記入“L”時(shí)是通過大尺寸的晶體管MN3進(jìn)行寫入操作的，故不受源極線Vss2的控制亦可高速寫入操作。當(dāng)然，將源極線Vss1的電位提高0.2V的話，還可進(jìn)一步提高寫入操作速度。
圖8是表示圖1的靜態(tài)隨機(jī)存儲器中獲得大單元電流Icell的方法?；旧现v，根據(jù)串聯(lián)晶體管MN1和MN3的尺寸，決定抽出位線的電荷能力。以前，為了將位線Vm節(jié)點(diǎn)的電位降低0.1V左右，與晶體管MN1的溝道寬度相比，不得不將晶體管MN3的溝道寬度設(shè)定得窄一些。從平面布置上講，晶體管MN3的柵極寬度平面布置成比晶體管MN1的柵極寬度窄，也就是在P阱區(qū)域中生成柵極的寬幅部分和窄幅部分，在窄幅度部分就出現(xiàn)了無用的空間。然而，若按照本實(shí)施例的作法，因位線Vm的電位可允許提高到0.4V，就可以利用以前所出現(xiàn)的無用空間來增大晶體管MN3的柵極寬度(參看圖5)。這樣做可實(shí)現(xiàn)柵極寬度WN1＝WN3，也就可以實(shí)現(xiàn)160μA的單元電流。如此，與以前的單元電流50μA相比，使它的3倍以上的單元電流強(qiáng)度。無限制地將晶體管MN3和MN1的尺寸接近，或者寧可增大晶體管MN3的尺寸(與晶體管MN1相比)，這樣，在有必要進(jìn)一步提高單元電流時(shí)將會是非常有效的。
如上所述，據(jù)圖1所示的靜態(tài)隨機(jī)存儲器，定量來講，單元面積可降至以前的80％，單元漏電流可減小到以前的一半，并且還可以得到以前單元電流3倍以上的元件電流。
還有，圖1中的晶體管MP1的柵極寬度也可以增大到與晶體管MN1及MN3的柵極寬度相同的尺寸。這樣的話，第1組和第2組的基本電路之間就有3個(gè)晶體管的尺寸比變?yōu)橄嗤?。圖9表示這種情況下的各組基本電路反相器的輸出、入電壓的關(guān)系。如圖9所示，判定可確保充分大的堞形展開面積(圖中虛線表示的矩形面積)。就直流電的情況來講，第1組和第2組的基本電路之間的晶體管尺寸即使相差4倍也是同樣的結(jié)果。
本發(fā)明的效果，如以上的說明，總的來講按照本發(fā)明的做法就可以提供一種新的被改良的靜態(tài)隨機(jī)存儲器。
權(quán)利要求
1.一種靜態(tài)隨機(jī)存儲器，它包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將所述第1組基本電路的反相器的輸出以及輸入分別與所述第2組基本電路的反相器的輸入以及輸出連接，其中所述兩組基本電路之間的反相器的截止漏電流大小為不對稱。
2.一種靜態(tài)隨機(jī)存儲器，它包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將所述第1組基本電路的反相器的輸出以及輸入分別與所述第2組基本電路的反相器的輸入以及輸出連接，其中所述兩組基本電路之間的反相器的構(gòu)成晶體管的柵氧化薄膜的厚度不對稱。
3.一種靜態(tài)隨機(jī)存儲器，它包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將所述第1組基本電路的反相器的輸出以及輸入分別與所述第2組基本電路的反相器的輸入以及輸出連接，其中所述兩組基本電路中，聯(lián)接于其中一組的位線專用于寫入，而聯(lián)接于另一個(gè)基本電路的另一條位線則兼用于輸出、寫入；所述聯(lián)接于專用寫入位線的一組基本電路的構(gòu)成晶體管中，至少有1個(gè)晶體管的電流驅(qū)動能力比另一組基本電路的相應(yīng)晶體管的電流驅(qū)動能力設(shè)定的低；各組的存取晶體管均具有在讀出操作時(shí)只激活單方基本電路中的晶體管；而在寫入操作時(shí)，則同時(shí)激活兩方基本電路的晶體管的構(gòu)成。
4.一種靜態(tài)隨機(jī)存儲器，它包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將所述第1組基本電路的反相器的輸出以及輸入分別與所述第2組基本電路的反相器的輸入以及輸出連接，其中所述兩組基本電路之間的構(gòu)成晶體管的電流驅(qū)動能力不對稱；進(jìn)一步講，具有在讀出操作時(shí)，設(shè)定兩組基本電路中的電流驅(qū)動能力低的一組源線電位電平高于另一組的源線電位電平的方式。
5.根據(jù)權(quán)利要求4所述靜態(tài)隨機(jī)存儲器，其中所述兩組基本電路中，各自的驅(qū)動晶體管和存取晶體管的溝道寬度相互一致。
6.一種靜態(tài)隨機(jī)存儲器，它包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將所述第1組基本電路的反相器的輸出以及輸入分別與所述第2組基本電路的反相器的輸入以及輸出連接，其中所述兩組基本電路中的晶體管中，各個(gè)驅(qū)動晶體管和存取晶體管都由具有基本一致的溝道寬度和相同的聯(lián)接方式的無曲折矩形激活化區(qū)域所形成。
全文摘要
一種靜態(tài)隨機(jī)存儲器，包括第1組及第2組基本電路，該第1組及第2組基本電路具有構(gòu)成反相器的PMOS負(fù)載晶體管及NMOS驅(qū)動晶體管和將該反相器的輸出聯(lián)接于位線上的NMOS存取晶體管，將第1組基本電路的反相器的輸出以及輸入分別與第2組基本電路的反相器的輸入以及輸出連接，其中兩組基本電路之間的反相器的截止漏電流大小為不對稱。
文檔編號G11C7/00GK1801398SQ20051012513
公開日2006年7月12日 申請日期2002年6月28日 優(yōu)先權(quán)日2001年6月28日
發(fā)明者山內(nèi)寬行 申請人:松下電器產(chǎn)業(yè)株式會社