專(zhuān)利名稱(chēng)：存儲(chǔ)器電路與其導(dǎo)電層的布線的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路，特別涉及存儲(chǔ)器電路與其導(dǎo)電層的布線。
背景技術(shù)：
存儲(chǔ)器電路已經(jīng)實(shí)現(xiàn)于各種應(yīng)用。存儲(chǔ)器電路可能包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)以及非易失性存儲(chǔ)器電路。SRAM電路包括多個(gè)存儲(chǔ) 單元(cell)。對(duì)于提供存儲(chǔ)器單元陣列的6-T靜態(tài)存儲(chǔ)器來(lái)說(shuō)，存儲(chǔ)器單元的每一個(gè)包含 六個(gè)晶體管。6-T SRAM存儲(chǔ)器單元耦接一條位元線BL、一條反位元線BLB以及一條字元線 WL。六個(gè)晶體管的其中四個(gè)形成兩組交錯(cuò)耦合的反向器以用于存儲(chǔ)代表"0"或"1"的數(shù)據(jù)。 其余兩個(gè)晶體管作為存取晶體管以控制存儲(chǔ)在存儲(chǔ)器單元的數(shù)據(jù)的存取。
6-T SRAM存儲(chǔ)器單元，如上述，也耦接電源Vdd以及其他電源Vss。 6-T SRAM存儲(chǔ) 器單元有多個(gè)金屬層。6-T SRAM存儲(chǔ)器單元的金屬3(M3)層用于存儲(chǔ)器單元內(nèi)的字元線 WL與本地電壓線。字元線與本地電壓線互相平行。在M3層上的金屬4(M4)層布線成電壓 線，電壓線組態(tài)成耦接本地電壓線與電源Vss。電壓線的金屬4層正交于字元線與本地電壓 線。 可發(fā)現(xiàn)使用M3層作為字元線WL與本地電壓線的布線方式造成字元線WL的寬度 不能任意的延伸。假如使用薄型SRAM存儲(chǔ)器單元這種情況會(huì)更加惡化。薄型SRAM存儲(chǔ)器 單元大約有2.5或更大的長(zhǎng)寬比。高的長(zhǎng)/寬比值造成窄的字元線布線。窄字元線增加字 元線的電阻，反向地影響通過(guò)耦接到128、256或更多存儲(chǔ)器單元的字元線的信號(hào)的RC時(shí)間 延遲。此外，M4層用于電壓線以提振本地電壓線。M4層的一部分的面積被電壓線的布線所 消耗掉。 基于上述，存儲(chǔ)器電路的位元線、電壓線以及字元線的布線是有需要的。

發(fā)明內(nèi)容
為了解決上述現(xiàn)有技術(shù)存在的上述問(wèn)題，本發(fā)明提供了多個(gè)技術(shù)方案，在一實(shí)施 例中，一存儲(chǔ)器電路包括至少一存儲(chǔ)器單元，用于存儲(chǔ)一數(shù)據(jù)。該存儲(chǔ)器單元耦接一字元 線、一位元線、一反位元線、一第一電壓線以及一第二電壓線。該存儲(chǔ)器電路包括一第一導(dǎo) 電層， 一第二導(dǎo)電層耦接該第一導(dǎo)電層， 一第三導(dǎo)電層耦接該第二導(dǎo)電層。該第三導(dǎo)電層布 線為該字元線并且未包括該存儲(chǔ)器單元內(nèi)的位元線、反位元線、第一電壓線以及第二電壓 線。 在另一實(shí)施例中，存儲(chǔ)器電路包括至少一存儲(chǔ)器單元，用于存儲(chǔ)一數(shù)據(jù)。該存儲(chǔ)器
單元耦接一字元線、一位元線、一反位元線、一第一電壓線以及一第二電壓線。 存儲(chǔ)器電路包括一第一金屬層、一第二金屬層電耦接該第二金屬層。該第二金屬
層布線為該第一電壓線與該第二電壓線，并且該第三金屬層布線為該存儲(chǔ)器單元中的該位
元線，其中該第二金屬層位于該第三金屬層之下。 在另一實(shí)施例中，一存儲(chǔ)器電路包括至少一存儲(chǔ)器單元，用于存儲(chǔ)一數(shù)據(jù)。該存儲(chǔ)器單元耦接一字元線、一位元線、一反位元線、一第一電壓線以及一第二電壓線。該存儲(chǔ)器
電路包括一第一金屬層，定義該存儲(chǔ)器單元內(nèi)的電連接，一第二金屬層，電耦接該第一金屬
層；以及一第三金屬層，電耦接該第二金屬層。布線為該存儲(chǔ)器單元中的該字元線的該第三
金屬層的一寬度大約該存儲(chǔ)器單元的一短邊的一寬度的50%或50%以上。 本發(fā)明具有布線合理及其所帶來(lái)的字元線電阻降低、RC時(shí)間延遲縮短等優(yōu)點(diǎn)。


圖1為說(shuō)明范例的存儲(chǔ)器電路的電路圖； 圖2為顯示范例的存儲(chǔ)器單元的位元線、電壓線以及字元線的執(zhí)行方向的電路 圖； 圖3為顯示另一范例的存儲(chǔ)器單元的位元線、電壓線以及字元線的執(zhí)行方向的電 路圖； 圖4A為顯示包括范例的存儲(chǔ)器電路的一部分的阱層、氧化定義層、多晶層、接點(diǎn) 層以及金屬l(Ml)層的電路布局的電路圖； 圖4B為顯示圖4A所示的包括電路布局的金屬2 (M2)層、介孔2層以及金屬3 (M3) 層； 圖5A為顯示包括范例的存儲(chǔ)器電路的一部分的阱層、氧化定義層、多晶層、接觸 層以及金屬l(Ml)層的另一電路布局的電路圖； 圖5B為顯示包括金屬1(M1)層、介孔1層、金屬2(M2)層、介孔2層以及金屬3 (M3) 層的另一電路布局；以及 圖6為顯示包括范例的存儲(chǔ)器電路的系統(tǒng)的示意圖。 上述附圖中的附圖標(biāo)記說(shuō)明如下 100 存儲(chǔ)器電路 101 存儲(chǔ)器陣列 101a 存儲(chǔ)器單元 105 感測(cè)放大器 110、 115、 120、 125、 130、 135 晶體管 150 第一電壓線 155 第二電壓線 400 存儲(chǔ)器電路 401a、401b、401c、401d 存儲(chǔ)器單元 405 阱區(qū)域 407a 407b 407c 氧化定義區(qū)域 409a-409f 多晶區(qū)域 411a-411g 接點(diǎn) 413a-413b 節(jié)點(diǎn) 501a-501d 存儲(chǔ)器單元 505 阱區(qū)域 507a-507c 氧化定義區(qū)域 509a-509d 多晶區(qū)域 511a-511g 接點(diǎn) 513a-513b 節(jié)點(diǎn) 600 存儲(chǔ)器電路的系統(tǒng) 610 處理器
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下。 可以了解到以下揭示提供實(shí)施不同特征的許多不同實(shí)施例或范例。特定范例的組 合與排列描述如下以簡(jiǎn)化本發(fā)明。當(dāng)然這僅僅是范例而不是限制。舉例來(lái)說(shuō)，當(dāng)描述第一 特征在第二特征之上的形式時(shí)，可能包括第一特征與第二特征直接接觸，以及可能包括額 外的特征形成于第一特征與第二特征之間以致于第一與第二特征可能不是直接接觸。此 外，本發(fā)明在各種實(shí)施例中可能重復(fù)參考數(shù)字和/或字母。這些重復(fù)是為了簡(jiǎn)化與清楚的 目的，而不是指定各種實(shí)施例和/或組態(tài)之間的關(guān)系。 圖1為說(shuō)明范例的存儲(chǔ)器電路的電路圖。在圖1中，存儲(chǔ)器電路100可能包括具有 多個(gè)字元線WLs與多個(gè)位元線BLs與BLBs的存儲(chǔ)器陣列101。存儲(chǔ)器陣列101可能耦接感 測(cè)放大器105。存儲(chǔ)器電路100可能是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)電路、嵌入式SRAM電路、 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)電路、嵌入式DARM電路、非易失性存儲(chǔ)器例如快閃(FLASH)、可 編程只讀存儲(chǔ)器(PROM)、電子可擦除可編程只讀存儲(chǔ)器(EEPROM)或其他存儲(chǔ)器電路。存儲(chǔ) 器陣列101可能包括至少一存儲(chǔ)器單元101a。存儲(chǔ)器單元101a可能耦接位元線BL、反位 元線BLB、字元線WL、耦接電源如Vdd的電壓線150，以及耦接其他電源如存儲(chǔ)器陣列101的 Vss的第二電壓線155。感測(cè)放大器105能感測(cè)位元線BL與反位元線BLB之間的電壓差以 輸出表示存在存儲(chǔ)器單元101a的一個(gè)信號(hào)。對(duì)于使用6-T SRAM單元的實(shí)施例來(lái)說(shuō)，存儲(chǔ) 器單元101a可能包括晶體管110、 115、 120、 125、 130與135。 需注意到雖然僅描述存儲(chǔ)器單元101a，但是其他存儲(chǔ)器單元(未顯示)可能耦接 到存儲(chǔ)器電路的多個(gè)字元線與位元線。存儲(chǔ)器電路100的一部分可能有以字元寬度排列的 8、16、32、64、128或更多的列數(shù)。在一個(gè)或更多實(shí)施例中，字元線可能布局成實(shí)質(zhì)上正交于 位元線。在其他實(shí)施例中，提供字元線與位元線的其他排列。 再參考圖l，存儲(chǔ)器單元101a可能包括晶體管110、115、120、125、130與135。在 一個(gè)或更多實(shí)施例中晶體管110、120與115、125組成兩組交錯(cuò)閂鎖反向器用以形成存儲(chǔ)數(shù) 據(jù)的正反器。晶體管130與135操作成兩開(kāi)關(guān)晶體管、存取晶體管或傳輸柵。在一個(gè)或更 多實(shí)施例中，晶體管110與115可稱(chēng)為上拉晶體管，并且晶體管120與125可成為下拉晶體 管。上拉晶體管用于將一電位提升到耦接第一電壓線150的電源Vdd。下拉晶體管用于將 一電位降低為耦接第二電壓線155的電源Vss。 在一個(gè)或更多實(shí)施例中，晶體管110與115的源極端可電耦接第一電壓線150，第 一電壓線耦接電源Vdd。晶體管110的漏極可電耦接晶體管130的源極、晶體管120的漏極 以及晶體管115的柵極。晶體管115的漏極可電耦接晶體管135的源極、晶體管125的漏 極與晶體管110的柵極。晶體管120與125的源極可電耦接第二電壓線155，第二電壓線耦 接電源Vss例如接地端、公共端或小于電源Vdd的電壓狀態(tài)。晶體管110與晶體管120的 柵極以及晶體管115與晶體管125的柵極分別電連接。 晶體管130與135的漏極可分別電耦接位元線BL與反位元線BLB。晶體管130與
135的柵極可電耦接字元線WL。位元線BL、BLB與字元線WL可能延伸到存儲(chǔ)器陣列101的
其他存儲(chǔ)胞。須注意到晶體管110、115、120、125、130與135的數(shù)目、類(lèi)型與配置只是范例。
該領(lǐng)域中技術(shù)人員能變更晶體管的數(shù)目、類(lèi)型與配置達(dá)到需要的存儲(chǔ)器單元。 圖2為顯示范例的存儲(chǔ)器單元的位元線、電壓線以及字元線的執(zhí)行方向的電路
圖。如所述，存儲(chǔ)器電路100(圖l所示)可包括多個(gè)導(dǎo)電層例如布線為位元線BL、BLB、電壓線150、 155以及字元線WL的金屬層。舉例來(lái)說(shuō)，多個(gè)金屬層可包括金屬l(Ml)層、金屬 2(M2)層與金屬3(M3)層，這些層依序地形成于多層互連架構(gòu)之下。M3層可在M2層上，M2 層在M1層上。在圖2，M2層可布線為位元線BL、BLB以及電壓線150、 155。 M3層可布線為 字元線WL。在存儲(chǔ)器單元101a內(nèi)，M3層可免于布線為位元線BL、BLB以及電壓線150、155。 在一個(gè)或更多實(shí)施例中，布線為字元線WL的M3層可實(shí)質(zhì)上地正交于存儲(chǔ)器單元101內(nèi)布 線為位元線BL、BLB、第一電壓線150與第二電壓線的M2層。在一個(gè)或更多實(shí)施例中，存儲(chǔ) 器單元101a可能有長(zhǎng)度Lc的長(zhǎng)邊與寬度Wc的短邊。Lc/Wc的比例可能是大約2. 5以上。 在其他實(shí)施例中，比例可能是3以上。在其他實(shí)施例中，在存儲(chǔ)器單元101a內(nèi)字元線WL的 長(zhǎng)度與位元線BL的長(zhǎng)度的比例可以大約2. 5以上。在其他實(shí)施例中，比例可以是3以上。
在一個(gè)或更多的實(shí)施例中，在存儲(chǔ)器單元101a內(nèi)，布線成位元線BL的M2層可布 置于M2層的第一電壓線150第二電壓線155之間。布線為反位元線BLB的M2層可以布置 于M2層的第一電壓線150與第二電壓線155之間。在其他實(shí)施例中，布線為第二電壓線 155的M2層可以布置于M2層的第一電壓線150與位元線BL之間。布線為第二電壓線155 的M2層可以布置在M2層的第一電壓線150與反位元線BLB之間。可以發(fā)現(xiàn)位元線BL與 反位元線BLB可以根據(jù)需要以第一電壓線150和/或第二電壓線155遮蔽。位元線BL以 及反位元線BLB上的電壓可以根據(jù)需要由其他端口存取以防止被干擾。
圖3為顯示另一范例的存儲(chǔ)器單元的位元線、電壓線以及字元線的執(zhí)行方向的電 路圖。圖3M1層可布線為位元線BL與BLB。 M2層可布線為電壓線150與155。 M3層可布 線為字元線WL。在存儲(chǔ)器單元101a之內(nèi)，M3層可免于布線為位元線BL、 BLB以及電壓線 150與155。 在一個(gè)或更多實(shí)施例中，在存儲(chǔ)器單元101a之內(nèi)，布線為電壓線155的M2層可配 置于M2層的第一電壓線150與Ml層的位元線BL之間。布線成第二電壓線155的M2層可 以配置于M2層的第一電壓線150與Ml層的反位元線BLB之間。如所述，布線為字元線WL 的M3層可以實(shí)質(zhì)上正交于布線為位元線BL、BLB的Ml層以及布線成電壓線150U55的M2層。 如所述，利用M2層可布線為耦接電源Vss的第二電壓線155。對(duì)照以金屬4(M4) 層布線成電壓線耦接本地電壓線與電源Vss，第二電壓線155的布線可節(jié)省布線為電壓線 M4層的部分?？砂l(fā)現(xiàn)因?yàn)镸l層用于布線位元線BL與BLB，使用M2層布線成的電壓線150 與155的尺寸可以是很彈性的。須注意到布線成位元線、電壓線和/或字元線的金屬層的 數(shù)目和/或順序可以互相交換。該領(lǐng)域技術(shù)人員可變更金屬層的布線以達(dá)到需要的存儲(chǔ)器 電路。也須注意到金屬層的數(shù)目并非限于圖2與圖3的描述。 圖4A為顯示包括范例的存儲(chǔ)器電路的一部分的阱層、氧化定義(OD)層、多晶層、 接點(diǎn)層以及第一導(dǎo)電層，例如金屬l(Ml)層的電路布局的電路圖。在圖4A中，存儲(chǔ)器電路 400的一部分可包括存儲(chǔ)器單元401a-401d。存儲(chǔ)器電路400與存儲(chǔ)器單元401a-401d的 每個(gè)可分別類(lèi)似于存儲(chǔ)器電路100與存儲(chǔ)器單元101a，如上述關(guān)連圖1-圖3。
存儲(chǔ)器單元401a-401d的每個(gè)可包括阱區(qū)域405，例如N型阱區(qū)域。阱區(qū)域405可 實(shí)質(zhì)上平行存儲(chǔ)器單元401a的短邊。0D區(qū)域407a-407c可布線在存儲(chǔ)器單元401a之內(nèi)。 多晶區(qū)域409a-409f可分別作為晶體管110、 115、 120、 125、 130與135 (如圖1所示)的柵 極節(jié)點(diǎn)。
接點(diǎn)411a可耦接晶體管110的源極節(jié)點(diǎn)與電源Vdd。 Ml層的節(jié)點(diǎn)413a可耦接晶 體管110的漏極節(jié)點(diǎn)與晶體管130的源極節(jié)點(diǎn)、晶體管120的漏極節(jié)點(diǎn)以及晶體管115柵 極節(jié)點(diǎn)。同樣地，接點(diǎn)411b可耦接晶體管115的源極節(jié)點(diǎn)與電源Vdd。 Ml層的節(jié)點(diǎn)413b 可耦接晶體管的漏極節(jié)點(diǎn)與晶體管135的源極節(jié)點(diǎn)、晶體管125的漏極節(jié)點(diǎn)以及晶體管110 的柵極節(jié)點(diǎn)。接點(diǎn)411c與411d分別可耦接晶體管120與125的源極節(jié)點(diǎn)與電源Vss。接 點(diǎn)411e與411f可分別耦接位元線BL及反位元線BLB與晶體管130與135的漏極節(jié)點(diǎn)。 接點(diǎn)411g與411h可耦接位元線BL及反位元線BLB與晶體管130與135的柵極節(jié)點(diǎn)。須 注意到上述阱層、氧化定義層、多晶層、接點(diǎn)層、以及金屬l(Ml)層僅僅是范例。存儲(chǔ)器電路 400可包括更多層，例如P型阱或其他半導(dǎo)體層。其他排列不脫離本發(fā)明的范圍。
圖4B為顯示圖4A所示的包括電路布局的第2導(dǎo)電層例如金屬2(M2)層、介孔2 層以及第3導(dǎo)電層例如金屬3(M3)層，其位于圖4A的電路布局的上方。在圖4B中，M2層 可布線成位元線BL、 BLB與電壓線150、 155。在圖4B中，M2層可布線成位元線BL、 BLB與 電壓線150、155。 M3可布線為字元線WL。在一個(gè)或更多實(shí)施例中，布線為字元線WL的M3 層具有大約存儲(chǔ)器單元401a的短邊50%的寬度Ww或更大的寬度Wc。在一個(gè)或更多實(shí)施 例中，M2層可包括耦接介孔2 (未標(biāo)示)的著路墊415a與415b，介孔2系用于讓M2層可耦 接M3層。 可發(fā)現(xiàn)在存儲(chǔ)器單元401a內(nèi)，M3層實(shí)質(zhì)上布線為字元線WL。字元線WL的寬度可 能需要延伸。通過(guò)增加字元線WL的寬度可減少字元線WL的電阻。因?yàn)樽衷€WL的電阻 減少，通過(guò)字元線WL的信號(hào)的RC時(shí)間延遲可能應(yīng)需要地降低。假如字元線是耦接大數(shù)目 的存儲(chǔ)器單元，例如128、256或更多存儲(chǔ)器單元，RC時(shí)間延遲的降低可實(shí)質(zhì)上達(dá)到。因此， 存儲(chǔ)器電路400的速度可應(yīng)需要地增強(qiáng)。須注意到存儲(chǔ)器單元401a可包括在M3層之上的 額外的金屬層和/或介電層。也須注意到上述層數(shù)目以及金屬與介孔的層的數(shù)目?jī)H僅是范 例。本發(fā)明領(lǐng)域中技術(shù)人員可變更它們達(dá)到存儲(chǔ)器電路的需要的布線。
圖5A為顯示包括范例的存儲(chǔ)器電路的一部分的阱層、氧化定義層、多晶層、接觸 層以及第一導(dǎo)電層例如金屬l(Ml)層的另一電路布局的電路圖。圖5A中參考數(shù)字所指示 的元件類(lèi)似于圖4A所顯示以IOO遞增的參考數(shù)字。圖5A中，M1層可布線為位元線BL與 反位元線BLB。布線為位元線BL與反位元線BLB的Ml層可設(shè)置成分別相鄰于Ml層的著陸 墊521a與521b。在一個(gè)或更多實(shí)施例中，布線為位元線BL的Ml層可位于布線成著路墊 (landing pad) 521a與節(jié)點(diǎn)513a的Ml層之間。布線為反位元線的Ml層可位于Ml層的著 路墊521a與節(jié)點(diǎn)531a之間。 圖5B為顯示包括金屬l(Ml)層、介孔1層、第二導(dǎo)電層例如金屬2(M2)層、介孔 2層以及第3導(dǎo)電層例如金屬3(M3)層的另一電路布局。圖5B中，Ml層可布線成位元線 BL與BLB。 M2層可布線為電壓線150與155。布線為字元線L的M3具有大約存儲(chǔ)器單元 501a的短邊的50%的寬度Ww或更大寬度Wc。在一個(gè)或更多實(shí)施例中，M2層可包括耦接介 孔2 (未顯示)的著路墊515a與515b，介孔2用于耦接M2層與M3層。
可發(fā)現(xiàn)到存儲(chǔ)器單元501a內(nèi)的位元線BL與反位元線BLB利用Ml層布線。在Ml 層內(nèi)的位元線BL與反位元線BLB的配置可應(yīng)需要地降低位元線的耦合電容。需注意到存 儲(chǔ)器單元501a可包括M3層上額外的金屬層和/或介電層。也需注意到上述層數(shù)目以及金 屬與介孔的層的數(shù)目?jī)H僅是范例。該領(lǐng)域中技術(shù)人員可變更他們達(dá)到存儲(chǔ)器電路需要的布
8線。 圖6為顯示包括范例的存儲(chǔ)器電路的系統(tǒng)的示意圖。在圖6中，系統(tǒng)600可能包
括耦接存儲(chǔ)器電路100的處理器610。處理器610能存取存儲(chǔ)在存儲(chǔ)器電路的存儲(chǔ)器單元
101a的數(shù)據(jù)(圖l所示)。在一個(gè)或更多實(shí)施例中，處理器610可能是處理器單位、中央處
理器單元、數(shù)字信號(hào)處理器或適用于存取存儲(chǔ)器電路數(shù)據(jù)的其他處理器。 在一個(gè)或更多實(shí)施例中，處理器610與存儲(chǔ)器電路100可以形成在一個(gè)系統(tǒng)之中，
且可以物理上或電路上耦接印刷電路板(PCB)以形成電子配件。電子配件可能是電子系統(tǒng)
例如計(jì)算機(jī)、無(wú)線通信裝置、計(jì)算機(jī)相關(guān)周邊、娛樂(lè)裝置或其類(lèi)似裝置的一部分。 在一個(gè)或更多實(shí)施例中，包括存儲(chǔ)器電路100的系統(tǒng)600可能提供整體系統(tǒng)在一
個(gè)IC中，所謂系統(tǒng)芯片(SOC)或系統(tǒng)集成電路(SOIC)裝置。這些SOC裝置可能提供例如
實(shí)施蜂窩式電話(huà)、個(gè)人數(shù)字助理(PDA)、數(shù)字VCR、數(shù)字?jǐn)z錄象機(jī)、數(shù)字?jǐn)z影機(jī)、MP3播放器或
其類(lèi)似裝置的所有電路在一個(gè)單一集成電路中。 最后，本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明所附權(quán)利要求的精 神下，可以本發(fā)明所揭示的概念及實(shí)施例為基礎(chǔ)，輕易地設(shè)計(jì)及修改其他用以實(shí)現(xiàn)與本發(fā) 明目標(biāo)相同的架構(gòu)。
權(quán)利要求
一種存儲(chǔ)器電路，包括至少一存儲(chǔ)器單元，用于存儲(chǔ)一數(shù)據(jù)，該存儲(chǔ)器單元耦接一字元線、一位元線、一反位元線、一第一電壓線以及一第二電壓線；以及一第一導(dǎo)電層、一第二導(dǎo)電層以及一第三導(dǎo)電層，排列在不同層并且布線為定義該字元線、該位元線、該反位元線、該第一電壓線以及該第二電壓線；其中該第二導(dǎo)電層電耦接該第一導(dǎo)電層；該第三導(dǎo)電層電耦接該第二導(dǎo)電層；以及該第三導(dǎo)電層布線為該字元線并且未包括該存儲(chǔ)器單元內(nèi)的位元線、反位元線、第一電壓線以及第二電壓線。
2. 如權(quán)利要求1所述的存儲(chǔ)器電路，其中該第二導(dǎo)電層布線為該位元線、該反位元線、 該第一電壓線以及該第二電壓線，并且該第二導(dǎo)電線位于該第一導(dǎo)電層上方。
3. 如權(quán)利要求2所述的存儲(chǔ)器電路，其中該位元線配置于該第一電壓線與該第二電壓 線之間。
4. 如權(quán)利要求2所述的存儲(chǔ)器電路，其中該第二電壓線配置于該位元線與該第一電壓 線之間。
5. 如權(quán)利要求1所述的存儲(chǔ)器電路，其中布線為該存儲(chǔ)器單元中該字元線的該第三導(dǎo) 電層的一寬度約為該存儲(chǔ)器單元的一短邊的一寬度的50%或50%以上。
6. 如權(quán)利要求1所述的存儲(chǔ)器電路，其中該第一電壓線是Vdd線并且該第二電壓線是 Vss線，并且該字元線實(shí)質(zhì)上正交于該Vss線。
7. 如權(quán)利要求l所述的存儲(chǔ)器電路，其中該第一導(dǎo)電層布線為該位元線與該反位元 線、該第二導(dǎo)電層位于該第一導(dǎo)電層上，該第二導(dǎo)電層布線為該第一電壓線以及該第二電 壓線，并且該第三導(dǎo)電層位于該第二導(dǎo)電層上。
8. 如權(quán)利要求7所述之存儲(chǔ)器電路，其中該位元線被設(shè)置相鄰于該第一導(dǎo)電層的一第 一著路墊，并且該反位元線被設(shè)置相鄰于該第一導(dǎo)電層的一第二著路墊。
9. 一種存儲(chǔ)器電路，包括至少一存儲(chǔ)器單元，用于存儲(chǔ)一數(shù)據(jù)，該存儲(chǔ)器單元耦接一字元線、一位元線、一反位 元線、一第一電壓線以及一第二電壓線； 一第一金屬層；一第二金屬層，電耦接該第一金屬層，該第二金屬層布線為該第一電壓線以及該第二 電一線；以及一第三金屬層，電耦接該第二金屬層，該第三金屬層布線為該存儲(chǔ)器單元中的該字元 線，其中該第三金屬層位于該第二金屬層上。
10. 如權(quán)利要求9所述的存儲(chǔ)器電路，其中該第二金屬層還布線為該位元線與該反位 元線。
11. 如權(quán)利要求9所述的存儲(chǔ)器電路，其中布線為該存儲(chǔ)器單元內(nèi)的該第三金屬層的 一寬度大約該存儲(chǔ)器單元的一短邊的一寬度的50%或50%以上。
12. 如權(quán)利要求9所述的存儲(chǔ)器電路，其中該第一電壓線是一Vdd線以及該第二電壓線 是一 Vss線，并且該字元線是實(shí)質(zhì)上正交于該Vss線。
13. 如權(quán)利要求9所述的存儲(chǔ)器電路，其中該第一金屬層布線為該位元線以及該反位元線，并且該第一金屬層位于該第二金屬層之下。
14.如權(quán)利要求13所述的存儲(chǔ)器電路，其中該位元線被配置相鄰于該第一金屬層的一 第一著路墊以及該反位元線被配置相鄰于該第一金屬層的一第二著路墊。
全文摘要
本發(fā)明提供一種存儲(chǔ)器電路。該存儲(chǔ)器電路包括至少一存儲(chǔ)器單元，用于存儲(chǔ)一數(shù)據(jù)。該存儲(chǔ)器單元耦接一字元線、一位元線、一反位元線、一第一電壓線以及一第二電壓線。該存儲(chǔ)器電路包括一第一導(dǎo)電層，一第二導(dǎo)電層耦接該第一導(dǎo)電層，一第三導(dǎo)電層耦接該第二導(dǎo)電層。該第三導(dǎo)電層布線為該字元線并且未包括該存儲(chǔ)器單元內(nèi)的位元線、反位元線、第一電壓線以及第二電壓線。本發(fā)明具有布線合理及其所帶來(lái)的字元線電阻降低、RC時(shí)間延遲縮短等優(yōu)點(diǎn)。
文檔編號(hào)G11C11/413GK101783169SQ20101000296
公開(kāi)日2010年7月21日 申請(qǐng)日期2010年1月15日 優(yōu)先權(quán)日2009年1月15日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司