動態(tài)隨機存儲器單元結構的制作方法
【技術領域】
[0001]本發(fā)明涉及一種半導體集成電路，特別是涉及一種動態(tài)隨機存儲器單元結構。
【背景技術】
[0002]如圖1A所示，是現(xiàn)有第一種動態(tài)隨機存儲器單元結構101的示意圖；動態(tài)隨機存儲器單元結構101形成于硅襯底102中，硅襯底102為體硅結構，在硅襯底102中形成有淺溝槽隔離氧化層(STI)103，NM0S管的漏區(qū)由N+區(qū)104a組成、源區(qū)由N+區(qū)104b組成，源區(qū)和漏區(qū)之間的P型摻雜的硅襯底102組成溝道區(qū)，在溝道區(qū)頂部形成有柵氧化層和多晶硅柵105。存儲電容由多晶硅層106和底部的N+區(qū)107以及位于二者之間的介質層組成。漏區(qū)104a接位線BL，多晶硅柵105接字線WL，多晶硅層106和源區(qū)104b連接，N+區(qū)107接地 GND0
[0003]圖1A所示現(xiàn)有第一種結構為1T1C NM0S加多晶硅平板電容的結構，存儲電容為平板結構，具有較大的面積開銷。
[0004]如圖1B所示，是現(xiàn)有第二種動態(tài)隨機存儲器單元結構201的示意圖；動態(tài)隨機存儲器單元結構201形成于硅襯底的P阱(P_well)202中，硅襯底為體硅結構，NM0S管的漏區(qū)由N+區(qū)203a組成、源區(qū)由N+區(qū)203b組成，源區(qū)和漏區(qū)之間的P阱202組成溝道區(qū)，在溝道區(qū)頂部形成有柵氧化層和多晶硅柵204。存儲電容由形成于溝槽中的N+層205、介質層206和多晶硅層(Poply-Si) 207組成。漏區(qū)203a接位線BL，多晶硅柵204接字線WL，N+層205和源區(qū)203b連接，多晶硅層207接地GND。
[0005]圖1B所示現(xiàn)有第二種結構為1T1C NM0S加多晶硅溝槽電容的結構，存儲電容為溝槽結構，能夠通過形成溝槽來減少存儲電容的面積，但是由于增加了溝槽的工藝，制程復雜ο
[0006]如圖1C所示，是現(xiàn)有第三種動態(tài)隨機存儲器單元結構301的示意圖；動態(tài)隨機存儲器單元結構301形成于SOI襯底的頂層硅302中，所述頂層硅302底部為埋氧化層(BOX) 303，所述埋氧化層303底部為背襯底如背部硅襯底。所述頂層硅302中形成有淺溝槽隔離氧化層304 ；NM0S管的漏區(qū)由N+區(qū)305a組成、源區(qū)由N+區(qū)305b組成，源區(qū)和漏區(qū)之間的P型區(qū)306組成溝道區(qū)，在溝道區(qū)頂部形成有柵氧化層和多晶硅柵307。存儲電容由多晶硅層309和底部的N+區(qū)308以及位于二者之間的介質層組成。漏區(qū)305a接位線BL，多晶硅柵307接字線WL，多晶硅層309和源區(qū)305b連接，N+區(qū)308接地GND。
[0007]圖1C所示現(xiàn)有第三種結構雖然形成于S0I襯底中，當現(xiàn)有第三種結構依然為1T1CNM0S加多晶硅平板電容的結構，存儲電容為平板結構，具有較大的面積開銷。
[0008]如圖1D所示，是現(xiàn)有第四種動態(tài)隨機存儲器單元結構401的示意圖；動態(tài)隨機存儲器單元結構401形成于S0I襯底的頂層硅402中，所述頂層硅402底部為埋氧化層403，所述埋氧化層403底部為背襯底如背部硅襯底(Si) 404。所述頂層硅402中形成有淺溝槽隔離氧化層405 ；NM0S管的源區(qū)由N+區(qū)406a組成、漏區(qū)由N+區(qū)406b組成，源區(qū)和漏區(qū)之間的P型區(qū)407組成溝道區(qū)，在溝道區(qū)頂部形成有柵氧化層和多晶硅柵408?，F(xiàn)有第四種結構為IT NMOS結構，不需要額外制作存儲電容，通過在溝道區(qū)407中存儲電荷實現(xiàn)閾值NM0S管的閾值電壓的改變，從而實現(xiàn)信息的存儲?，F(xiàn)有第四種雖然不再需要采用額外的存儲電容，但是操作電壓較高。

【發(fā)明內容】

[0009]本發(fā)明所要解決的技術問題是提供一種動態(tài)隨機存儲器單元結構，能減小面積以及降低操作電壓。
[0010]為解決上述技術問題，本發(fā)明提供的動態(tài)隨機存儲器單元結構包括一浮體NM0S管和一寄生PN結電容。
[0011]所述浮體NM0S管的源區(qū)、溝道區(qū)和漏區(qū)都形成于SOI襯底的頂層半導體層中，所述源區(qū)和所述漏區(qū)都由N+區(qū)組成，所述溝道區(qū)由P型摻雜區(qū)組成，所述溝道區(qū)的第一側和所述漏區(qū)橫向接觸，所述溝道區(qū)的第二側和所述源區(qū)橫向接觸，在所述溝道區(qū)的頂部形成有柵極結構；所述柵極結構和字線相連，所述漏區(qū)和位線相連。
[0012]形成于所述SOI襯底的頂層半導體層中的第一 P+區(qū)，所述第一 P+區(qū)的第一側和所述源區(qū)橫向接觸形成所述寄生PN結電容，所述第一 P+區(qū)連接電容平板電極；利用所述SOI襯底的漏電小的特點，將所述寄生PN結電容作為存儲單元，所述源區(qū)的電壓作為存儲節(jié)點電壓。
[0013]進一步的改進是，在所述SOI襯底的頂層半導體層中形成淺溝槽隔離氧化層，利用所述淺溝槽隔離氧化層實現(xiàn)相鄰的動態(tài)隨機存儲器單元結構之間的隔離。
[0014]進一步的改進是，在所述S0I襯底的頂層半導體層中形成有第三N+區(qū)，所述第一P+區(qū)的第二側和所述第三N+區(qū)相接觸。
[0015]進一步的改進是，所述柵極結構由依次形成于所述溝道區(qū)的表面的柵介質層和多晶硅柵組成。
[0016]進一步的改進是，所述柵介質層為柵氧化層。
[0017]進一步的改進是，動態(tài)隨機存儲器單元結構包括待機、寫、讀和刷新四種工作狀
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[0018]進一步的改進是，所述動態(tài)隨機存儲器單元結構的工作狀態(tài)為待機時:
[0019]所述字線接低電平使所述浮體NM0S管不導通。
[0020]所述電容平板電極連接平板電壓，所述平板電壓大于所述寄生ΡΝ結電容的開啟電壓且小于電源電壓。
[0021 ] 所述位線連接至預充電電壓，所述預充電電壓大于所述平板電壓且小于所述電源電壓。
[0022]當將所述存儲單元存儲的數(shù)據(jù)為“ 1”時，所述存儲節(jié)點電壓為電源電壓；當將所述存儲單元存儲的數(shù)據(jù)為“ 0 ”時，所述存儲節(jié)點電壓大于地電位小于所述平板電壓。
[0023]進一步的改進是，所述動態(tài)隨機存儲器單元結構的工作狀態(tài)為寫時:
[0024]所述字線接高電平使所述浮體NM0S管導通。
[0025]所述電容平板電極連接平板電壓，所述平板電壓大于所述寄生ΡΝ結電容的開啟電壓且小于電源電壓。
[0026]寫“0”時所述位線接地電位，對所述寄生ΡΝ結電容進行放電，使所述存儲節(jié)點電壓為地電位。
[0027]寫“1”時所述位線接電源電壓，對所述寄生PN結電容進行充電，使所述存儲節(jié)點電壓為電源電壓。
[0028]進一步的改進是，所述動態(tài)隨機存儲器單元結構的工作狀態(tài)為讀時:
[0029]所述字線接高電平使所述浮體NM0S管導通。
[0030]所述電容平板電極連接平板電壓，所述平板電壓大于所述寄生PN結電容的開啟電壓且小于電源電壓。
[0031]所述位線和預充電電壓斷開處于浮空狀態(tài)，所述位線和所述寄生PN結進行電荷交換，當所述寄生PN結存儲的信號為“0”時，所述位線的電位在預充電電壓的基礎上降低；當所述寄生PN結存儲的信號為“1”時，所述位線的電位在預充電電壓的基礎上升高。
[0032]所述位線的電位變化經(jīng)過靈敏放大電路放大后將所述寄生PN結存儲的數(shù)據(jù)讀出。
[0033]在數(shù)據(jù)讀出的同時對所述寄生PN結電容進行寫操作，當讀出數(shù)據(jù)為“0”時，在讀出的同時，所述位線接地電位，對所述寄生PN結電容進行放電，使所述存儲節(jié)點電壓為地電位；當讀出數(shù)據(jù)為“ 1”時，在讀出的同時，所述位線接電源電壓，對所述寄生PN結電容進行充電，使所述存儲節(jié)點電壓為電源電壓。
[0034]進一步的改進是，所述動態(tài)隨機存儲器單元結構的工作狀態(tài)為刷新時:
[0035]所述字線接高電平使所述浮體NM0S管導通。
[0036]所述電容平板電極連接平板電壓，所述平板電壓大于所述寄生PN結電容的開啟電壓且小于電源電壓。
[0037]所述位線和預充電電壓斷開處于浮空狀態(tài)，所述位線和所述寄生PN結進行電荷交換，當所述寄生PN結存儲的信號為“0”時，所述位線的電位在預充電電壓的基礎上降低；當所述寄生PN結存儲的信號為“1”時，所述位線的電位在預充電電壓的基礎上升高。
[0038]所述位線的電位變化經(jīng)過靈敏放大電路放大后將所述寄生PN結存儲的數(shù)據(jù)反饋至所述位線；當所述寄生PN結存儲的