埋入式電阻的制作方法
【專利摘要】本發(fā)明公開一種埋入式電阻，其包含有一第一層間介電層、一蓋層、一電阻層以及一蓋膜。第一層間介電層位于一基底上。蓋層位于第一層間介電層上，其中蓋層具有一溝槽。電阻層順應(yīng)覆蓋溝槽，因而具有一U型的剖面結(jié)構(gòu)。蓋膜位于溝槽中以及電阻層上；或者，一種埋入式電阻，包含有一第一層間介電層、一蓋層以及一塊狀電阻層。第一層間介電層位于一基底上。蓋層位于第一層間介電層上，其中蓋層具有一溝槽。塊狀電阻層位于溝槽中。
【專利說明】埋入式電阻

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電阻，且特別是涉及一種埋入式電阻。

【背景技術(shù)】
[0002]半導(dǎo)體芯片制作工藝中，常利用多晶硅材料來形成高阻抗電阻，這種電阻可以取代作為負(fù)載(load)的晶體管(transistor)。例如在靜態(tài)隨機(jī)存取記憶體(static randomaccess memory, SRAM)內(nèi)的晶體管可由多晶娃所形成的負(fù)載電阻取代,使SRAM內(nèi)晶體管數(shù)量減少，而達(dá)到節(jié)省成本、提高集成度(integrat1n)的目的。
[0003]常見的負(fù)載電阻可大概分為多晶娃電阻(polysilicon resistor)以及擴(kuò)散電阻(diffus1n resistor)兩種。多晶娃電阻包含有一摻雜多晶娃層，且其阻抗可以利用多晶硅層內(nèi)的摻質(zhì)濃度予以調(diào)整控制。至于擴(kuò)散電阻則是先利用離子布植在一半導(dǎo)體基底內(nèi)形成一摻雜層，然后再利用熱擴(kuò)散的方式來活化摻雜層內(nèi)的離子，以調(diào)整其阻抗。一般而言，無論是多晶硅電阻或擴(kuò)散電阻，大多具有一類似三明治結(jié)構(gòu)，其兩側(cè)結(jié)構(gòu)定義為一低阻抗區(qū)域，用來制作內(nèi)連線的接觸插塞，以使電阻與其他導(dǎo)線產(chǎn)生電連接，至于被夾于兩側(cè)低阻抗區(qū)域間的高阻抗區(qū)域則為電阻的主要結(jié)構(gòu)，用來提供電子元件或電路設(shè)計(jì)中需求的高阻抗。隨著電子產(chǎn)品的多樣化及微小化，應(yīng)用負(fù)載電阻的電路設(shè)計(jì)也日趨復(fù)雜，而對于負(fù)載電阻所占據(jù)的體積、所形成的位置以及所能提供的高阻抗等條件也愈來愈趨嚴(yán)苛。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提出一種埋入式電阻，其先在材料層中形成溝槽，再將電阻材料填入其中以形成具有U型剖面結(jié)構(gòu)或者塊狀的埋入式的電阻。
[0005]為達(dá)上述目的，本發(fā)明提供一種埋入式電阻，包含有一第一層間介電層、一蓋層、一電阻層以及一蓋膜。第一層間介電層位于一基底上。蓋層位于第一層間介電層上，其中蓋層具有一溝槽。電阻層順應(yīng)覆蓋溝槽，因而具有一U型的剖面結(jié)構(gòu)。蓋膜位于溝槽中以及電阻層上。
[0006]本發(fā)明提供一種埋入式電阻，包含有一第一層間介電層、一蓋層以及一塊狀電阻層。第一層間介電層位于一基底上。蓋層位于第一層間介電層上，其中蓋層具有一溝槽。塊狀電阻層位于溝槽中。
[0007]基于上述，本發(fā)明提出一種埋入式電阻，其先在蓋層等材料層中形成溝槽，再將具有U型剖面結(jié)構(gòu)的電阻層或者塊狀電阻層形成于溝槽中，以形成埋入式的電阻。如此一來，本發(fā)明可解決形成于不同區(qū)域(例如晶體管區(qū)以及電阻區(qū))的欲形成接觸插塞的溝槽因深度差異過大而造成蝕刻不足或過蝕刻的問題；或者，形成于此些溝槽的接觸插塞因長短差異太大而造成填洞不足或過填的問題；甚至在形成接觸插塞后研磨層間介電層時，高度較短的接觸插塞會因?qū)娱g介電層的研磨而完全被移除。再者，由于本發(fā)明為埋入式電阻，故可避免現(xiàn)有在蝕刻電阻層以將其圖案化時，造成的電阻層底層過蝕刻(undercut)的問題。

【專利附圖】

【附圖說明】
[0008]圖1-圖4是本發(fā)明一第一實(shí)施例的埋入式電阻制作工藝的剖面示意圖；
[0009]圖5是本發(fā)明一另一實(shí)施例的埋入式電阻制作工藝的剖面示意圖；
[0010]圖6-圖9是本發(fā)明一第二實(shí)施例的埋入式電阻制作工藝的剖面示意圖；
[0011]圖10是本發(fā)明一另一實(shí)施例的埋入式電阻制作工藝的剖面示意圖；
[0012]圖11是本發(fā)明第一實(shí)施例的具有犧牲柵極的埋入式電阻的剖面示意圖；
[0013]圖12是本發(fā)明第二實(shí)施例的具有犧牲柵極的埋入式電阻的剖面示意圖。
[0014]符號說明
[0015]10:絕緣結(jié)構(gòu)
[0016]20、20a:緩沖層
[0017]110、110a:基底
[0018]120:第一層間介電層
[0019]130:蓋層
[0020]140、140a:電阻層
[0021]140’、140a’:塊狀電阻層
[0022]142、142a:垂直部
[0023]150、150a:蓋膜
[0024]160:第二層間介電層
[0025]A:第一區(qū)
[0026]B:第二區(qū)
[0027]Cl:插槽接觸插塞
[0028]C2:接觸插塞
[0029]D:源/漏極區(qū)
[0030]DG:犧牲柵極
[0031]E1、E2:蝕刻制作工藝
[0032]G:柵極
[0033]K:外延結(jié)構(gòu)
[0034]M:M0S 晶體管
[0035]P1、P2:圖案化光致抗蝕劑
[0036]R1、R2、R3:溝槽
[0037]T1、T2、T4、T5、T7:頂面
[0038]Τ3、Τ6:頂端

【具體實(shí)施方式】
[0039]圖1-圖4是繪示本發(fā)明一第一實(shí)施例的埋入式電阻制作工藝的剖面示意圖。如圖1所示，一基底110包含一第一區(qū)A以及一第二區(qū)B，其中在本實(shí)施例中的第一區(qū)A為一晶體管區(qū)，而第二區(qū)B為一電阻區(qū)。一第一層間介電層120形成于第一區(qū)A以及第二區(qū)B的基底110上。第一層間介電層120可例如為一氧化層，但本發(fā)明不以此為限。一 MOS晶體管M則設(shè)置于第一區(qū)A的第一層間介電層120中。多個絕緣結(jié)構(gòu)10則分別位于MOS晶體管M旁的第二區(qū)B以及第一區(qū)A中。在本實(shí)施例中，第二區(qū)B為形成電阻于第一層間介電層120上方，因而特別設(shè)置絕緣結(jié)構(gòu)10為一塊狀絕緣結(jié)構(gòu)于大部分的第二區(qū)B的基底10中，以防止后續(xù)形成的電阻或連接電阻的接觸插塞等貫穿第一層間介電層120至基底110時漏電，但本發(fā)明不以此為限。在其他實(shí)施例中，第二區(qū)B的基底110中的絕緣結(jié)構(gòu)10也可由多個的絕緣結(jié)構(gòu)組成，或者第二區(qū)B的基底110中也可能無絕緣結(jié)構(gòu)位于其中。另外，設(shè)置于第一區(qū)A的基底110中的絕緣結(jié)構(gòu)10則為使MOS晶體管M與其他未繪示的晶體管等半導(dǎo)體元件電性絕緣。
[0040]接著，形成一蓋層130于第一層間介電層120上。蓋層130則例如為一氮化娃層，或者為一已摻雜碳的氮化硅層等，但本發(fā)明不以此為限。蓋層130可隔絕MOS晶體管M的一柵極G (，特別是當(dāng)柵極G為一金屬柵極)，以防止其于后續(xù)制作工藝中受損，或者與后續(xù)形成于上方的金屬導(dǎo)線等電連接而漏電或短路。接著，例如進(jìn)行一光刻暨蝕刻制作工藝，圖案化蓋層130及第一層間介電層120而形成多個溝槽(未繪示)暴露出MOS晶體管M的一源/漏極區(qū)D，然后填入金屬(未繪示)并將其平坦化而形成多個插槽接觸插塞Cl (SlotContacts)或多個柱狀接觸插塞(未繪不)于第一層間介電層120以及蓋層130中，并電連接MOS晶體管M。MOS晶體管M又可包含外延結(jié)構(gòu)K于柵極G側(cè)邊的基底110中且可部分區(qū)域與源/漏極區(qū)D重疊；以及，金屬硅化物(未繪示)于源/漏極區(qū)D與插槽接觸插塞Cl之間，而此金屬硅化物可于欲形成插槽接觸插塞Cl的溝槽形成前或形成后形成之。插槽接觸插塞Cl可例如由鎢或銅等金屬所組成，但本發(fā)明不以此為限。之后，形成一圖案化光致抗蝕劑Pl覆蓋第一區(qū)A，但暴露出第二區(qū)B的欲形成電阻的區(qū)域。形成圖案化光致抗蝕劑Pl的方法可例如先全面覆蓋一光致抗蝕劑(未繪示)，再圖案之。
[0041]接著進(jìn)行一蝕刻制作工藝E1，并搭配圖案化光致抗蝕劑Pl而蝕刻暴露出的蓋層130,以于蓋層130中形成一溝槽R1。在本實(shí)施例中，蓋層130與第一層間介電層120為不同材料，故在進(jìn)行蝕刻制作工藝El時，可以第一層間介電層120作為蝕刻停止層，使蝕刻停止于第一層間介電層120上；但在其他實(shí)施例中，蝕刻制作工藝El也可能蝕刻部分的第一層間介電層120，因而使溝槽Rl位于蓋層130以及部分的第一層間介電層120中。如圖2所示，在完成蝕刻制作工藝El之后，去除圖案化光致抗蝕劑Pl并清除蝕刻后的殘余物。
[0042]如圖3所示，選擇性形成一緩沖層20順應(yīng)地覆蓋蓋層130以及溝槽Rl。緩沖層20可例如為一氧化層，但本發(fā)明不以此為限。緩沖層20可進(jìn)一步隔絕插槽接觸插塞Cl，防止后續(xù)形成于其上的電阻等金屬層等制作工藝過程中，損傷插槽接觸插塞Cl。接著，依序形成一電阻層(未繪示)以及一蓋膜(未繪示)全面覆蓋蓋層130 (或緩沖層20)，并再利用緩沖層20 (或蓋層130)當(dāng)作停止層來進(jìn)行一化學(xué)機(jī)械研磨等的平坦化制作工藝，用以移除位于蓋層130正上方的電阻層(未繪示)以及蓋膜(未繪示)，而形成一電阻層140順應(yīng)覆蓋溝槽Rl以及一蓋膜150位于溝槽Rl中的電阻層140上并填滿溝槽Rl，如此電阻層140則具有一 U型的剖面結(jié)構(gòu)。電阻層140例如為一氮化鈦層或一氮化鉭層，但本發(fā)明不以此為限。蓋膜150可例如為氮化硅層等介電材。
[0043]如此一來，緩沖層20則會設(shè)置于蓋層130上，但暴露出電阻層140以及蓋膜150。在本實(shí)施例中，緩沖層20又延伸至溝槽Rl內(nèi)并覆蓋溝槽Rl但位于電阻層140的下方。并且，位于蓋層130上的緩沖層20的一頂面Tl與蓋膜150的一頂面T2齊平；U型的電阻層140則具有至少一垂直部142平行于溝槽Rl的側(cè)面，且蓋膜150的頂面T2與垂直部142的頂端T3齊平。
[0044]在另一實(shí)施例中，如圖5所示，其以一塊狀電阻層140’取代前述的第一實(shí)施例的電阻層140以及蓋膜150。換言之，在前述形成緩沖層20之后，形成電阻層(未繪示)全面覆蓋蓋層130 (或緩沖層20)時，并將溝槽Rl填滿，然后再利用緩沖層20 (或蓋層130)當(dāng)作停止層來進(jìn)行一化學(xué)機(jī)械研磨等的平坦化制作工藝，用以移除溝槽Rl以外的電阻層，如此可形成塊狀電阻層140’。在此實(shí)施例中則不再另外形成蓋膜150，且塊狀電阻層140’的一頂面Τ7會齊平于緩沖層20的頂面Tl。
[0045]以下繼續(xù)接續(xù)第一實(shí)施例的圖3的步驟，然而以下的制作工藝步驟也適用于前述圖5的實(shí)施例。
[0046]如圖4所示，形成一第二層間介電層160于蓋層130(或緩沖層20)、電阻層140以及蓋膜150上，并且再形成多個接觸插塞C2(Contact Plugs)，其中至少二接觸插塞位于第二層間介電層160中并分別電連接電阻層140的兩端，而其余的接觸插塞則位于第二層間介電層160、蓋層130以及緩沖層20中并分別電連接MOS晶體管M的柵極G與相對應(yīng)的插槽接觸插塞Cl。第二層間介電層160可例如為一氧化層，且其可例如由多次制作工藝堆疊覆蓋而得；接觸插塞C2可例如為鎢或銅等金屬所組成，但本發(fā)明不以此為限。
[0047]詳細(xì)而言，可先全面覆蓋第二層間介電層(未繪示)于平坦的蓋層130 (或緩沖層20)、電阻層140以及蓋膜150上；然后圖案化第二層間介電層160、緩沖層20以及蓋層130，以于第二層間介電層160、緩沖層20以及蓋層130中形成多個溝槽R2 ;續(xù)之，填入金屬(未繪示)于各溝槽R2中并將其平坦化而形成各接觸插塞C2。此時，位于第二區(qū)B中的接觸插塞C2與電阻層140電連接，而位于第一區(qū)A中的接觸插塞C2則與插槽接觸插塞Cl以及MOS晶體管M電連接。
[0048]承上，一般而言，MOS晶體管M位于第一層間介電層120中，而電阻層140若位于蓋層130以上的材料層中，而呈一突出的階梯式的剖面結(jié)構(gòu)，如此一來由同一制作工藝形成的溝槽R2在位于第一區(qū)A以及第二區(qū)B中的深度差異過大而易產(chǎn)生第一區(qū)A的蝕刻不足或者第二區(qū)B的過蝕刻的問題；或者，由同一制作工藝填入金屬而分別電連接MOS晶體管M與電阻層140的接觸插塞C2，則會因溝槽R2的深度差異太大而造成第一區(qū)A中的溝槽R2填洞不足或第二區(qū)B中的溝槽R2金屬過填問題；甚至，在形成接觸插塞C2后研磨第二層間介電層160時，高度較短的接觸插塞甚至?xí)虻诙娱g介電層160的研磨而完全被移除。以本實(shí)施例而言，以埋入式的方法使電阻層140位于蓋層130中，可縮短位于第一區(qū)A的接觸插塞C2與位于第二區(qū)B的接觸插塞C2的高度差，而不會有前述的問題。
[0049]再者，本發(fā)明以埋入式電阻的方法，先于蓋層130中形成溝槽R1，再填入電阻層140于蓋層130中，即可取代前述制作工藝中，直接形成一電阻層于平坦的材料層上，再以蝕刻將其圖案化而形成電阻的方法。如此，可避免在蝕刻電阻層以將其圖案化時，所造成的電阻層底層過蝕刻的問題。
[0050]以下再提出一第二實(shí)施例，除了具有第一實(shí)施例的優(yōu)點(diǎn)外，可更進(jìn)一步改善第一實(shí)施例的形成光致抗蝕劑的問題。圖6-圖9是繪示本發(fā)明一第二實(shí)施例的埋入式電阻制作工藝的剖面示意圖。
[0051]如圖6所示，一基底110包含一第一區(qū)A以及一第二區(qū)B，其中在本實(shí)施例中的第二區(qū)B為一電阻區(qū)，而第一區(qū)A為一晶體管區(qū)。一第一層間介電層120形成于第一區(qū)A以及第二區(qū)B的基底110上。第一層間介電層120可例如為一氧化層，但本發(fā)明不以此為限。一 MOS晶體管M則設(shè)置于第一區(qū)A的第一層間介電層120中。多個絕緣結(jié)構(gòu)10則分別位于MOS晶體管旁的第二區(qū)B以及第一區(qū)A中。在本實(shí)施例中，第二區(qū)B為形成電阻于第一層間介電層120上方，因而特別設(shè)置有一塊狀絕緣結(jié)構(gòu)10于大部分的第二區(qū)B的基底10中，以防止后續(xù)形成的電阻或連接電阻的接觸插塞等貫穿第一層間介電層120至基底110時而漏電，但本發(fā)明不以此為限。在其他實(shí)施例中，第二區(qū)B的基底110中的絕緣結(jié)構(gòu)10也可由多個的絕緣結(jié)構(gòu)組成，或者第二區(qū)B的基底110中也可能無絕緣結(jié)構(gòu)位于其中。另外，設(shè)置于第一區(qū)A的基底110中的絕緣結(jié)構(gòu)10則為使晶體管M與其他未繪示的晶體管等半導(dǎo)體元件電性絕緣。
[0052]接著，形成一蓋層130于第一層間介電層120上。蓋層130則例如為一氮化娃層，或者為一已摻雜碳的氮化硅層等，但本發(fā)明不以此為限。蓋層130可隔絕MOS晶體管M的一柵極G (特別是當(dāng)柵極G為一金屬柵極)，以防止其于后續(xù)制作工藝中受損，或者與后續(xù)形成于上方的金屬電連接而漏電或短路。接著，例如進(jìn)行一光刻暨蝕刻制作工藝，圖案化蓋層130及第一層間介電層120而形成溝槽(未繪不)暴露出MOS晶體管M的一源/漏極區(qū)D,然后填入金屬(未繪示)并將其平坦化而形成多個插槽接觸插塞Cl (Slot Contacts)或多個柱狀接觸插塞(未繪示)于第一層間介電層120以及蓋層130中，并電連接MOS晶體管M。插槽接觸插塞Cl可例如為鎢或銅等金屬所組成，但本發(fā)明不以此為限。MOS晶體管M又可包含外延結(jié)構(gòu)K于柵極G側(cè)邊的基底110中且可部分區(qū)域與源/漏極區(qū)D重疊；以及，金屬硅化物(未繪示)于源/漏極區(qū)D與插槽接觸插塞Cl之間，而此金屬硅化物可于欲形成插槽接觸插塞Cl的溝槽形成前或形成后形成之。
[0053]之后，形成一緩沖層20a于平坦的蓋層130上。緩沖層20可例如為一氧化層，但本發(fā)明不以此為限。緩沖層20a可進(jìn)一步隔絕插槽接觸插塞Cl，防止后續(xù)形成于其上的電阻等金屬層等制作工藝過程中，損傷插槽接觸插塞Cl。然后，形成一圖案化光致抗蝕劑P2于緩沖層20a上。一般而言，由于本實(shí)施例是先全面形成緩沖層20a再形成圖案化光致抗蝕劑P2，因而可使僅形成于緩沖層20a上的圖案化光致抗蝕劑P2附著性更佳。再者，緩沖層20a的材質(zhì)一般為氧化層,而蓋層130的材質(zhì)一般為氮化層,而圖案化光致抗蝕劑P2也與氮化層反應(yīng)致使殘留而無法完全移除，故本實(shí)施例將圖案化光致抗蝕劑P2形成于緩沖層20a上即可解決此問題。
[0054]然后，進(jìn)行一蝕刻制作工藝E2，蝕刻暴露出的緩沖層20a以及部分的蓋層130，以于緩沖層20a以及蓋層130中形成一溝槽R3，之后去除圖案化光致抗蝕劑P2，如圖7所示。在其他實(shí)施例中，蝕刻制作工藝E2也可能蝕刻停止于蓋層130，僅形成溝槽R3于緩沖層20a，本發(fā)明不以此為限。接著，如圖8所示，依序形成一電阻層(未繪示)以及一蓋膜(未繪示)全面覆蓋緩沖層20a以及溝槽R3中的蓋層130，并再利用緩沖層20當(dāng)作停止層來進(jìn)行一化學(xué)機(jī)械研磨等的平坦化制作工藝，用以移除位于緩沖層20a正上方的電阻層(未繪示)以及蓋膜(未繪示)，而形成一電阻層140a順應(yīng)覆蓋溝槽R3表面以及一蓋膜150a位于溝槽R3中以及電阻層140a上，如此電阻層140a則具有一 U型的剖面結(jié)構(gòu)。電阻層140a例如為一氮化鈦層或一氮化鉭層，蓋膜150a可例如為一氮化娃層等介電材質(zhì),但本發(fā)明不以此為限。如此一來，緩沖層20a則會設(shè)置于蓋層130上，但暴露出電阻層140a以及蓋膜150a。并且，位于蓋層130上的緩沖層20a的一頂面T4與蓋膜150a的一頂面T5齊平；U型的電阻層140a則具有至少一垂直部142a平行于溝槽R3的側(cè)面，且蓋膜150a的頂面T5與垂直部142a的頂端T6齊平。
[0055]在另一實(shí)施例中，如圖10所示，其以一塊狀電阻層140a’取代電阻層140a以及蓋膜150a。換言之，在前述形成緩沖層20a之后，形成電阻層(未繪示)全面覆蓋蓋層緩沖層20a時，即將溝槽R3填滿，然后再平坦化移除溝槽R3以外的電阻層，如此可形成塊狀電阻層140a’。在此實(shí)施例中則不再另外形成蓋膜150a。
[0056]以下請接續(xù)圖8 (或者圖10)的步驟，如圖9所示，形成一第二層間介電層160于緩沖層20a、電阻層140a以及蓋膜150a上，并且形成多個接觸插塞C2 (Contact Plugs)。其中至少二接觸插塞位于第二層間介電層160中并分別電連接電阻層140a的兩端，而其余的接觸插塞則位于第二層間介電層160、蓋層130以及緩沖層20a中并分別電連接MOS晶體管M的柵極G與相對應(yīng)的插槽接觸插塞Cl。第二層間介電層160可例如為一氧化層，且其可例如有多次制作工藝堆疊覆蓋而得；接觸插塞C2可例如為鎢或銅等金屬所組成，但本發(fā)明不以此為限。
[0057]詳細(xì)而言，可先全面覆蓋第二層間介電層(未繪示)于平坦的緩沖層20a、電阻層140a以及蓋膜150a上；然后圖案化第二層間介電層160，以于第二層間介電層160中形成多個溝槽R2 ;續(xù)之，填入金屬(未繪示)于各溝槽R2中并將其平坦化而形成接觸插塞C2。此時,位于第二區(qū)B中的接觸插塞C2與電阻層140電連接，而位于第一區(qū)A中的接觸插塞C2則與插槽接觸插塞Cl以及MOS晶體管M電連接。
[0058]如此一來，本實(shí)施例也可具有第一實(shí)施例的優(yōu)點(diǎn)，例如形成于第一區(qū)A以及第二區(qū)B的溝槽R3因深度不同而造成蝕刻不足或過蝕刻的問題；或者，形成于第一區(qū)A以及第二區(qū)B的接觸插塞C2因長短差異太大而造成填洞不足或過填的問題；甚至，在形成接觸插塞C2后研磨第二層間介電層160時，高度較短的接觸插塞C2會因第二層間介電層160的研磨而完全被移除。再者，由于本實(shí)施例也為埋入式電阻層的方法，故可避免現(xiàn)有在蝕刻電阻層以將其圖案化時，造成的電阻層底層過蝕刻的問題。更進(jìn)一步而言，本實(shí)施例又更具有改善光致抗蝕劑附著以及移除的優(yōu)點(diǎn)。
[0059]再者，本發(fā)明可進(jìn)一步在電阻層140或140a下方的第一層間介電層120中選擇性形成至少一犧牲柵極；或者，將第二區(qū)B大塊的絕緣結(jié)構(gòu)10替換成多個較小的絕緣結(jié)構(gòu)，以防止第一層間介電層120或者絕緣結(jié)構(gòu)10產(chǎn)生凹陷。
[0060]如圖11所示，其繪示本發(fā)明第一實(shí)施例的具有犧牲柵極的埋入式電阻的剖面示意圖，其中圖11中的犧牲柵極DG位于第一層間介電層120中以及電連接電阻層140的接觸插塞C2的正下方，且該等犧牲柵極DG均為一浮接電極。再者，多個較小的絕緣結(jié)構(gòu)替換掉第二區(qū)B大塊的絕緣結(jié)構(gòu)10，且各該較小的絕緣結(jié)構(gòu)相對應(yīng)于各犧牲柵極DG或者接觸插塞C2的位置。
[0061]然而，在又一實(shí)施例中，如圖12所示，其繪示本發(fā)明第二實(shí)施例的具有犧牲柵極的埋入式電阻的剖面示意圖，其中位于第一層間介電層120中的犧牲柵極DG位于電阻層140a的正下方，但與各接觸插塞C2錯位(misalignment)。如此一來，當(dāng)接觸插塞C2因過蝕刻而延伸至第一層間介電層120時,可改善寄生電容效應(yīng)(parasitic capacitanceeffect)的問題。
[0062]當(dāng)然，圖11-圖12僅為應(yīng)用犧牲柵極DG的二實(shí)施例，不論是位于接觸插塞C2正下方或者與接觸插塞C2錯位的犧牲柵極DG，或者延伸穿插于絕緣結(jié)構(gòu)10的基底IlOa皆可選擇性應(yīng)用于第一或第二實(shí)施例，以及具有U型剖面結(jié)構(gòu)的電阻層140，140a或者塊狀電阻層 140，，140a，上。
[0063]綜上所述，本發(fā)明提出一種埋入式電阻，其先在蓋層或緩沖層等材料層中形成溝槽，再將具有U型剖面結(jié)構(gòu)的電阻層或者塊狀電阻層形成于溝槽中，以形成埋入式的電阻。如此一來，本發(fā)明可解決形成于不同區(qū)域(例如晶體管區(qū)以及電阻區(qū))的欲形成接觸插塞的溝槽因深度不同而造成蝕刻不足或過蝕刻的問題；或者，形成于此些溝槽的接觸插塞因長短差異太大而造成填洞不足或過填的問題；甚至，在形成接觸插塞后研磨層間介電層時，高度較短的接觸插塞會因?qū)娱g介電層的研磨而完全被移除。再者，由于本發(fā)明為埋入式電阻，故可避免現(xiàn)有在蝕刻電阻層以將其圖案化時，所造成的電阻層底層過蝕刻的問題。
[0064]更進(jìn)一步而言，如將埋入式的電阻形成于緩沖層中；換言之，其制作工藝是直接將光致抗蝕劑形成于緩沖層上以形成溝槽，再將電阻層形成于溝槽中的方法，可使光致抗蝕劑由于僅形成于緩沖層上而附著性更佳，并且由于緩沖層的材質(zhì)一般為氧化層，故不會有光致抗蝕劑形成于氮化層(例如蓋層)等其他材料層中，產(chǎn)生反應(yīng)致使難以移除的問題。
[0065]另外，本發(fā)明也可進(jìn)一步搭配將犧牲柵極形成于第一層間介電層中或者使基底延伸穿插于大塊的絕緣結(jié)構(gòu)中，以防止第一層間介電層或者絕緣結(jié)構(gòu)產(chǎn)生凹陷。更甚者，可選擇將形成于第一層間介電層中的犧牲柵極與接觸插塞錯位，以防止接觸插塞因過蝕刻而延伸至第一層間介電層時減少寄生電容效應(yīng)的問題。
【權(quán)利要求】
1.一種埋入式電阻，包含有: 第一層間介電層，位于一基底上； 蓋層，位于該第一層間介電層上，其中該蓋層具有一溝槽； 電阻層，順應(yīng)覆蓋該溝槽，因而具有一 U型的剖面結(jié)構(gòu)；以及 蓋膜，位于該溝槽中以及該電阻層上。
2.如權(quán)利要求1所述的埋入式電阻，還包含: MOS晶體管設(shè)置于該電阻層旁邊的該第一層間介電層中。
3.如權(quán)利要求2所述的埋入式電阻，還包含: 多個插槽接觸插塞(Slot Contacts)設(shè)置于該第一層間介電層中以及電連接該M O S晶體管。
4.如權(quán)利要求1所述的埋入式電阻，其中該電阻層包含氮化鈦層。
5.如權(quán)利要求1所述的埋入式電阻，其中該蓋膜包含一介電材。
6.如權(quán)利要求1所述的埋入式電阻，還包含: 緩沖層，設(shè)置于該蓋層上，但暴露出該電阻層以及該蓋膜。
7.如權(quán)利要求6所述的埋入式電阻，其中該緩沖層延伸至該溝槽內(nèi)并覆蓋該溝槽但位于該電阻層下方。
8.如權(quán)利要求6所述的埋入式電阻，其中該蓋膜的一頂面與該蓋層上的該緩沖層的一頂面齊平。
9.如權(quán)利要求1所述的埋入式電阻，其中U型的該電阻層具有至少一垂直部平行于該溝槽的側(cè)面，且該蓋膜的一頂面與該垂直部的頂端齊平。
10.如權(quán)利要求2所述的埋入式電阻，還包含: 第二層間介電層，位于該蓋層、該電阻層以及該蓋膜上。
11.如權(quán)利要求10所述的埋入式電阻，還包含: 多個接觸插塞(Contact Plugs),且一部分的該些接觸插塞位于該第二層間介電層中并分別電連接該電阻層，而另一部分的該些接觸插塞位于該第二層間介電層、該蓋層以及該緩沖層中并分別電連接該MOS晶體管。
12.如權(quán)利要求11所述的埋入式電阻，還包含: 至少一犧牲柵極，位于該第一層間介電層中以及電連接該電阻層的該些接觸插塞的正下方。
13.如權(quán)利要求11所述的埋入式電阻，還包含: 至少一犧牲柵極，位于該第一層間介電層中以及該電阻層的正下方，但與該些接觸插塞錯位(misalignment)ο
14.一種埋入式電阻，包含有: 第一層間介電層，位于一基底上； 蓋層，位于該第一層間介電層上，其中該蓋層具有一溝槽；以及 塊狀電阻層，位于該溝槽中。
15.如權(quán)利要求14所述的埋入式電阻，還包含: MOS晶體管設(shè)置于該塊狀電阻層旁邊的該第一層間介電層中。
16.如權(quán)利要求14所述的埋入式電阻，還包含:緩沖層，設(shè)置于該蓋層上，但暴露出該塊狀電阻層。
17.如權(quán)利要求16所述的埋入式電阻，其中該緩沖層延伸至該溝槽內(nèi)并覆蓋該溝槽但位于該塊狀電阻層下方。
18.如權(quán)利要求16所述的埋入式電阻，其中該塊狀電阻層的一頂面與該蓋層上的該緩沖層的一頂面齊平。
19.如權(quán)利要求14所述的埋入式電阻，還包含: 第二層間介電層，位于該蓋層以及該塊狀電阻層上。
20.如權(quán)利要求19所述的埋入式電阻，還包含: 多個接觸插塞(Contact Plugs),且一部分的該些接觸插塞位于該第二層間介電層中并分別電連接該塊狀電阻層，而另一部分的該些接觸插塞位于該第二層間介電層、該蓋層以及該緩沖層中并分別電連接該MOS晶體管。
21.如權(quán)利要求20所述的埋入式電阻，還包含: 至少一犧牲柵極，位于該第一層間介電層中以及電連接該塊狀電阻層的該些接觸插塞的正下方。
22.如權(quán)利要求20所述的埋入式電阻，還包含: 至少一犧牲柵極，位于該第一層間介電層中以及該塊狀電阻層的正下方，但與該些接觸插塞錯位(misalignment)。
【文檔編號】H01L45/00GK104051614SQ201310082552
【公開日】2014年9月17日 申請日期:2013年3月15日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】洪慶文, 黃志森, 曹博昭 申請人:聯(lián)華電子股份有限公司