專利名稱：集成電路和用于測試該集成電路的方法
包括多個(gè)單元的集成電路，具有用于接收設(shè)置該單元的一個(gè)工作方式的控制信號(hào)的第一輸入，該單元具有一個(gè)功能模式、一個(gè)掃描輸入模式、和一個(gè)掃描輸出模式，其中的功能模式對(duì)于在一個(gè)或多個(gè)第二輸入接收的信號(hào)執(zhí)行一個(gè)邏輯操作，該邏輯操作的結(jié)果通過一個(gè)內(nèi)部節(jié)點(diǎn)提供到一個(gè)輸出，其中的掃描輸入模式將掃描輸入的值存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)，其中的掃描輸出模式將該內(nèi)部節(jié)點(diǎn)的值提供到該輸出。
異步電路提供超過同步電路的大量優(yōu)點(diǎn)。某些優(yōu)點(diǎn)是設(shè)計(jì)靈活性、不存在時(shí)鐘相位差、低功耗的可能以及其平均速率的性能而不是最糟情況。那些電路中執(zhí)行的邏輯操作可以是組合操作，例如AND、OR，但是可以是不同的時(shí)序操作，例如鎖存操作。
然而，異步電路比同步電路難于測試。
用于測試異步電路的一個(gè)方法在O.Petlin和S.Furber在95年10月2日的技術(shù)報(bào)告(Technical Report)UMCS的″設(shè)計(jì)用于可測試性的C-元件″一文中作了描述。21頁的

圖10示出以晶體管串聯(lián)形式實(shí)現(xiàn)的一個(gè)對(duì)稱的C-元件。該C元件在形成一個(gè)內(nèi)部節(jié)點(diǎn)nc的輸出是偽靜態(tài)的，提供用于一個(gè)反相緩沖器的輸入，一個(gè)操作輸出c，該輸出c通過一個(gè)反相反饋緩存器弱耦合回到該內(nèi)部節(jié)點(diǎn)nc。該偽靜態(tài)C元件03是掃描可測試單元的一部分，在圖1中示意地示出。為了該目的，該C元件03利用一個(gè)信號(hào)T在一個(gè)禁止并且一個(gè)允許狀態(tài)之間是可控的。在內(nèi)部節(jié)點(diǎn)nc和功能輸出c之間的反相緩沖器014利用一個(gè)信號(hào)Clk在一個(gè)允許狀態(tài)和一個(gè)禁止?fàn)顟B(tài)之間實(shí)現(xiàn)可控。而且該內(nèi)部節(jié)點(diǎn)nc通過一種三態(tài)反相緩存器09耦合到一個(gè)測試輸出Sout。后一個(gè)反相器也借助信號(hào)Clk啟動(dòng)/禁止。而且一個(gè)測試輸入08通過三態(tài)反相緩存器07耦合到功能輸出c。此反相緩沖器07是利用測試信號(hào)Clk控制的。單元01具有功能模式或正常工作模式，其中該電路根據(jù)該C元件03的規(guī)范執(zhí)行這些模式。在此模式中，信號(hào)T、Clk分別具有0、0值。然后啟動(dòng)C元件03。而且隨后啟動(dòng)三態(tài)反相器緩沖器014和09，提供用于功能輸出c和測試輸出Sout的輸出信號(hào)。在該正常模式中，把測試輸入耦合到該輸出c的該三態(tài)反相緩存器07被禁止。掃描輸入模式中，信號(hào)T和Clk具有一個(gè)值1、1，輸入08的測試值被加載到功能輸出c，并且在反相形式中，通過反相反饋緩存器015加載到該內(nèi)部節(jié)點(diǎn)nc。在掃描輸出模式中該T的值保持1，并且Clk的值設(shè)置為0。現(xiàn)在啟動(dòng)測試輸出010的反相緩沖器09，使得在該測試輸出010可得到該測試值，并且能夠加載到形成測試鏈的一部分的隨后電路中。
當(dāng)必須檢測該檢測鏈中的一個(gè)單元的C元件03時(shí)，必須通過把信號(hào)Clk設(shè)置到0而啟動(dòng)一個(gè)先前電路的功能輸出的測試值。同時(shí)必須通過把信號(hào)T設(shè)置為0而啟動(dòng)C元件03。但是這樣作的缺點(diǎn)是不能獨(dú)立地檢測功能上耦合到該單元的元件。
利用圖2闡明這一點(diǎn)，圖2示出一個(gè)集成電路，包括彼此耦合而形成一個(gè)鏈的四個(gè)單元C1、C2、C3、C4。該C元件的一部分也被功能耦合。功能耦合可以包括邏輯電路D。圖2所示的實(shí)例中的第一單元C1的功能輸出c被功能耦合到該鏈中的第三單元C3的輸入b，并且該第二單元C2的功能輸出c耦合到第三單元C3的輸入a。在功能模式中，單元C1...C4和邏輯電路D異步操作。如果現(xiàn)在假設(shè)該邏輯單元C1...C4用參照圖1所述的電路實(shí)現(xiàn)，并且控制信號(hào)cntr11和cntr12是信號(hào)T和Clk，則測試步驟應(yīng)該如下。首先通過設(shè)置信號(hào)T為1并且在0和1之間更改信號(hào)Clk，把一個(gè)測試矢量加載到鏈C1...C4中。為了估算用于該測試矢量的C函數(shù)，T的值設(shè)置為0，而Clk的值設(shè)置為0。現(xiàn)在計(jì)算元件C3對(duì)其輸入a和b的響應(yīng)。在確定延遲之后，在內(nèi)部節(jié)點(diǎn)可得到響應(yīng)，同樣在功能輸出011可得到響應(yīng)。在那時(shí)該響應(yīng)重寫裝入在節(jié)點(diǎn)c中的該測試矢量的值。為了防止此情況出現(xiàn)，用于該C元件03的三態(tài)裝置05必須在該單元已經(jīng)假設(shè)該評(píng)估模式之后立刻禁止。這要求一個(gè)難于實(shí)現(xiàn)的精確定時(shí)。
本發(fā)明的一個(gè)目的是提供一個(gè)根據(jù)介紹段落的一個(gè)集成電路，其中掃描鏈的單元能夠是相當(dāng)簡單的結(jié)構(gòu)并且能夠被可靠地檢測。根據(jù)此目的，本發(fā)明的集成電路的特征在于，該集成電路還具有一個(gè)評(píng)估模式，其中該輸入信號(hào)的邏輯操作的結(jié)果被存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)，并且其中該單元的輸出被禁止根據(jù)本發(fā)明的集成電路中的評(píng)估模式使得有可能評(píng)估該單元的邏輯元件的響應(yīng)，而不必重寫裝入在該單元中的該掃描值。該評(píng)估的結(jié)果最好是動(dòng)態(tài)存儲(chǔ)，使得該掃描鏈的單元能夠是一個(gè)簡單結(jié)構(gòu)。
根據(jù)本發(fā)明的該集成電路的一個(gè)實(shí)施例，本發(fā)明特征在于，該單元具有用于對(duì)在該第二輸入接收的該信號(hào)執(zhí)行一個(gè)邏輯操作的一個(gè)邏輯電路，根據(jù)一個(gè)第一控制信號(hào)而用于把該邏輯電路的一個(gè)輸出耦合到內(nèi)部節(jié)點(diǎn)的第一三態(tài)裝置，根據(jù)一個(gè)第二控制信號(hào)而用于把該掃描輸入耦合到該內(nèi)部節(jié)點(diǎn)的第二三態(tài)裝置，以及根據(jù)一個(gè)第三控制信號(hào)而用于把該內(nèi)部節(jié)點(diǎn)耦合到該輸出的第三三態(tài)裝置。該三態(tài)裝置實(shí)現(xiàn)了在不同模式之間的簡單切換。該三態(tài)裝置可以用不同方式實(shí)現(xiàn)，例如通過反相緩沖器或通過傳輸-或通道門電路實(shí)現(xiàn)。
參照附圖，更詳細(xì)地描述本發(fā)明的這些和其它方面。在其中圖1示出已有技術(shù)中描述的一個(gè)能掃描單元；圖2示出包括多個(gè)單元的集成電路；圖3示出根據(jù)本發(fā)明的一個(gè)集成電路的一個(gè)單元；圖4示出如圖3所示的一個(gè)單元的第一實(shí)施方案；圖5示出如圖3所示的該單元的第三實(shí)施方案；圖6示出如圖3所示的該單元的第四實(shí)施方案；圖7A所示用于根據(jù)圖3的單元的一個(gè)第二實(shí)施方案的解碼單元；圖7B示出圖7A的解碼單元的詳細(xì)資料；圖8示出圖3的單元中的一個(gè)邏輯電路的第一實(shí)例；圖9示出圖3的單元中的一個(gè)邏輯電路的第二實(shí)例；圖10示出圖3的單元中的一個(gè)邏輯電路的第三實(shí)例；圖11示出圖3的單元中的一個(gè)邏輯電路的第四實(shí)例；圖12示出圖3的單元中的一個(gè)邏輯電路的第五實(shí)例；圖13示出圖3的單元中的一個(gè)邏輯電路的第六實(shí)例；圖14所示根據(jù)本發(fā)明的第一方法；圖15所示根據(jù)本發(fā)明的第二方法；圖16示出根據(jù)本發(fā)明的一集成單元的另外的實(shí)例。
圖3示出根據(jù)本發(fā)明的一個(gè)集成電路的一個(gè)單元1。單元1具有第一輸入2a、2b、2c，用于分別地接收控制信號(hào)n、s、t，以便設(shè)置該單元1的一個(gè)操作模式。其還具有邏輯電路3，用于對(duì)在第二輸入4a、4b接收的信號(hào)a、b執(zhí)行一個(gè)邏輯操作。該單元包括第一三態(tài)裝置5，用于根據(jù)一個(gè)第一控制信號(hào)n把該邏輯電路3的輸出耦合到一個(gè)內(nèi)部節(jié)點(diǎn)6。該邏輯電路3和該三態(tài)裝置5起到第一三態(tài)緩存裝置的作用。其具有第二三態(tài)緩存裝置7，用于根據(jù)一個(gè)第二控制信號(hào)s把一個(gè)掃描輸入8耦合到內(nèi)部節(jié)點(diǎn)6，以及第三三態(tài)緩存裝置9，用于根據(jù)一個(gè)第三控制信號(hào)t把該內(nèi)部節(jié)點(diǎn)6耦合到該單元1的一個(gè)輸出10。輸出10起到一個(gè)掃描輸出的作用，用于提供該掃描輸出信號(hào)Sout。在示出的實(shí)施例中，其被直接耦合到另外的輸出11，用于提供一個(gè)功能輸出信號(hào)c。
當(dāng)控制信號(hào)n、s、t分別設(shè)置在1、0、1值時(shí)，單元1假設(shè)一個(gè)功能模式。在該功能模式中，該三態(tài)緩存裝置5和9被啟動(dòng)。具有有的結(jié)果是，通過該邏輯電路3對(duì)在其輸入接收的信號(hào)a、b執(zhí)行一個(gè)邏輯操作。在圖3的實(shí)施例中，邏輯電路3與三態(tài)緩存裝置5、9結(jié)合起到一個(gè)時(shí)序元件的作用，該內(nèi)部節(jié)點(diǎn)6可得到的該邏輯電路3的輸出值通過該三態(tài)緩存裝置9而被反饋到該邏輯電路的另外輸入4c。這樣實(shí)現(xiàn)功能模式中的一個(gè)靜態(tài)存儲(chǔ)器。
在根據(jù)本發(fā)明的包括一連串單元1的一個(gè)集成電路中，通過把該鏈交替地設(shè)置為一個(gè)掃描輸入模式和一個(gè)掃描輸出模式，能夠把一個(gè)測試矢量裝入在該鏈中。在該掃描輸入模式和該掃描輸出模式中，都禁止用于把該邏輯電路3耦合到內(nèi)部節(jié)點(diǎn)6的該第一三態(tài)緩沖器裝置5。在該掃描輸入模式中，該第二三態(tài)緩沖器裝置7被啟動(dòng)，并且該第三三態(tài)緩沖器裝置9被禁止，以使在掃描輸入8的一個(gè)值被動(dòng)態(tài)地存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)6。在該掃描輸出模式中，該第二三態(tài)緩沖器裝置7被禁止，而該第三三態(tài)緩沖器裝置9被啟動(dòng)。在此模式中，內(nèi)部節(jié)點(diǎn)6的值被提供到該輸出10并且動(dòng)態(tài)地存儲(chǔ)在那里。通過交替地在掃描輸入和掃描輸出模式之間切換，能夠把一個(gè)測試矢量裝入在該掃描鏈中，或能夠從該掃描鏈中讀出裝入在該掃描鏈中的一個(gè)響應(yīng)。
根據(jù)本發(fā)明的集成電路還具有一個(gè)估計(jì)模式。在該評(píng)估模式中僅啟動(dòng)第一三態(tài)緩沖器裝置5，第二和第三三態(tài)緩沖器裝置7、9被禁止。在該評(píng)估模式中，對(duì)于輸入信號(hào)a、b的邏輯操作的結(jié)果被動(dòng)態(tài)地存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)6。該評(píng)估的結(jié)果還取決于Sout的當(dāng)前狀態(tài)，該結(jié)果實(shí)現(xiàn)來自輸出10到輸入4c的反饋的測試。三態(tài)緩沖器裝置5、7、9實(shí)現(xiàn)該信號(hào)傳輸只能在一個(gè)方向進(jìn)行，即從輸入8到內(nèi)部節(jié)點(diǎn)6，并且從該內(nèi)部節(jié)點(diǎn)6到該輸出8，而不是，而不在相反方向進(jìn)行。邏輯電路3通常起一個(gè)緩存器的作用。
該三態(tài)緩沖器裝置5、7和9能夠以各種方式實(shí)現(xiàn)。
圖4示出一個(gè)實(shí)施例，其中該三態(tài)緩沖器裝置是三態(tài)反相緩沖器。在圖4中，對(duì)應(yīng)于圖3的那些元件具有高于20的標(biāo)號(hào)。該單元由六個(gè)控制信號(hào)控制n、n、s、s、t和t。該第一三態(tài)緩沖器裝置包括第一可切換的半導(dǎo)體單元25a，把邏輯電路23耦合到該正柵；和一個(gè)第二可切換的半導(dǎo)體元件25b，把邏輯電路23耦合到該負(fù)柵。如果控制信號(hào)n具有值1而控制信號(hào)n具有值0，則第一三態(tài)緩沖器裝置25a、25b被啟動(dòng)。如果控制信號(hào)n具有值0而控制信號(hào)n具有值1，則第一三態(tài)緩沖器裝置25a、25b被禁止。第二三態(tài)緩沖器裝置是通過串聯(lián)連接的第三、第四、第五和第六可切換的半導(dǎo)體元件27a、27b、27c、27d實(shí)現(xiàn)的。如果控制信號(hào)s和s具有值1和0值，則此三態(tài)緩沖器裝置27a-27d被啟動(dòng)。在該啟動(dòng)狀態(tài)中，該三態(tài)緩沖器裝置27a-27d操作為一個(gè)反相緩沖器。如果控制信號(hào)s和s分別具有0值和1值，則其被禁止。該第三三態(tài)緩沖器裝置29a-29d的實(shí)現(xiàn)與第二三態(tài)緩沖器裝置的實(shí)現(xiàn)相似。通過分別具有1值和0值的控制信號(hào)t和t啟動(dòng)，而當(dāng)信號(hào)t和t分別具有0值和1值時(shí)禁止。
在其它實(shí)施例中的三態(tài)緩沖器裝置可以通過組合一個(gè)傳輸門電路和一個(gè)緩存單元而實(shí)現(xiàn)。圖5示出根據(jù)本發(fā)明的一個(gè)集成電路的一個(gè)單元41。在其中邏輯電路45與傳輸門電路43結(jié)合，用作第一三態(tài)緩沖器裝置。該第二三態(tài)緩沖器裝置由反相緩沖器47a和傳輸門電路47的組合形成。該第三三態(tài)緩沖器裝置由反相緩沖器49a和傳輸門電路49的組合形成。在圖5中，對(duì)應(yīng)于圖3的那些部分具有高于40的標(biāo)號(hào)。
CMOS中的一個(gè)邏輯級(jí)被反向。由于CMOS是當(dāng)今選擇的技術(shù)，所以圖3、4和5的最佳實(shí)施例包括符號(hào)指示的倒相級(jí)。自然，其也可能使用非倒相級(jí)。與通道柵極67a、69a結(jié)合使用而作為三態(tài)單元的一個(gè)實(shí)施方案在圖6中示出。對(duì)應(yīng)于圖3的那些元件具有高于60的標(biāo)號(hào)。而且，在一個(gè)單元中可使用不同種類的幾個(gè)三態(tài)緩沖器裝置。
雖然在圖4所示實(shí)施例中該單元21由六個(gè)控制信號(hào)n、n、s、s、t和t控制，但是其能夠交替地通過三個(gè)控制信號(hào)n、s、t控制，通過在單元21中反相該控制信號(hào)n、s、t而獲得信號(hào)n、s、t。這將降低連接到單元的元件數(shù)量。
圖14示意地示出用于測試本發(fā)明的集成電路該的一個(gè)方法，根據(jù)該方法，該積分電路被設(shè)置到掃描輸入模式S1，隨后設(shè)置到掃描輸出模式S2。這些步驟被重復(fù)多次，以使一個(gè)測試矢量能夠被裝入到由根據(jù)本發(fā)明的單元1形成的鏈中。據(jù)此步驟的重復(fù)，測試矢量的要素被隨后裝入單元1的內(nèi)部節(jié)點(diǎn)6、裝入該單元的輸出10形成的節(jié)點(diǎn)以及下一個(gè)單元的輸入8、裝入下一個(gè)單元6的內(nèi)部節(jié)點(diǎn)6等等。隨后，集成電路被設(shè)置成一個(gè)評(píng)估模式S3，其中估算對(duì)于裝入在單元1的鏈中的該測試矢量的響應(yīng)。在此評(píng)估模式之后，能夠從單元1的鏈中檢取對(duì)該測試矢量的響應(yīng)。通過再一次重復(fù)在掃描輸入模式S1和掃描輸出模式S2之間交替。除了掃描輸入模式、掃描輸出模式、評(píng)估模式以外，根據(jù)本發(fā)明的集成電路具有其操作模式S4。這四個(gè)模式能夠用兩個(gè)控制信號(hào)、一個(gè)時(shí)鐘信號(hào)Clk和一個(gè)模式信號(hào)M編碼，如在下列表格中所示。
模式 Clk MS1掃描輸入 10S2掃描輸出 00S3評(píng)估 01S4功能 11如果該掃描輸入模式S1直接由掃描輸出模式S2跟隨，則某些情況下可能出現(xiàn)測試矢量的信息或響應(yīng)信號(hào)的丟失，反之亦然。根據(jù)本發(fā)明方法的一個(gè)最佳實(shí)施例被用于根據(jù)本發(fā)明的一個(gè)集成電路，其另具有一個(gè)空閑模式S5。在此模式中，第一三態(tài)緩沖器裝置5，第二和第三三態(tài)緩沖器裝置7、9被禁止，即在其三態(tài)模式中。中本發(fā)明所說的實(shí)施例中，在掃描輸入模式S1、掃描輸出模式S2或評(píng)估模式S3設(shè)置該集成電路的每個(gè)步驟之前都先把該集成電路設(shè)置為空閑模式S5。這一點(diǎn)在圖15中示出。下列表格示出用于包括功能模式在內(nèi)的每一模式需要的控制信號(hào)n、s和t。
模式 n s tS1掃描輸入 0 1 0S2掃描輸出 0 0 1S3評(píng)估 1 0 0S4功能 1 0 1
S5空閑0 0 0雖然要求三個(gè)控制信號(hào)來控制本發(fā)明集成電路的一個(gè)單元中的三個(gè)三態(tài)門，但是希望通過盡可能更少的控制線來設(shè)置不同狀態(tài)，以便保持低數(shù)目的管腳以及節(jié)省芯片區(qū)域。為此目的，該集成電路最好是特征在于用于把一個(gè)第一Clk和一個(gè)第二輸入控制信號(hào)M解碼成第一控制信號(hào)n、第二控制信號(hào)s和第三控制信號(hào)t的解碼器邏輯。這種解碼器邏輯例如能夠靠近用于該輸入控制信號(hào)的輸入引腳出現(xiàn)一次，但是也可以出現(xiàn)于集成電路的每個(gè)單元。另外，該集成電路能夠具有單元組，每個(gè)單元組具有這樣一個(gè)解碼器。圖7A示出這種解碼器邏輯的一個(gè)最佳實(shí)施例的實(shí)例。
在其中示出的解碼器邏輯包括第一級(jí)37A，有第一和第二雙相電路32、33。該第一雙相電路32把輸入控制信號(hào)Clk轉(zhuǎn)換成第一和第二輸出時(shí)鐘信號(hào)c0和c1。被公知的該雙相電路在圖7B中更詳細(xì)地示出。第一雙相電路32產(chǎn)生一個(gè)輸出時(shí)鐘信號(hào)c0和一個(gè)反相輸出時(shí)鐘信號(hào)c1，其中該時(shí)鐘信號(hào)之一交替地具有一個(gè)第一邏輯值，在每個(gè)時(shí)鐘信號(hào)從具有第一邏輯值的一個(gè)狀態(tài)到其中另一時(shí)鐘信號(hào)具有第一邏輯值的一個(gè)狀態(tài)交替轉(zhuǎn)換之間，兩個(gè)時(shí)鐘信號(hào)都具有一個(gè)第二相反邏輯值。
該第二雙相電路33以相似于第一雙相電路的方式把輸入控制信號(hào)M轉(zhuǎn)換成一個(gè)輸出模式信號(hào)m0和一個(gè)反相輸出模式信號(hào)m1。在第二階段37B，從信號(hào)c0、c1、m0、m1計(jì)算該控制信號(hào)s、n、t。
該控制信號(hào)n與輸出模式信號(hào)m0相同。
利用AND門電路34、35和35以及OR門電路37計(jì)算的控制信號(hào)s和t如下所示。
s＝c0 AND m1t＝(c1 AND m1)OR(c0 AND m0)ClkM c0c1m0m1 nst 模式1 0 1 0 0 1010 S1掃描輸入0<>1 0 0 0 0 1000 S5空閑0 0 0 1 0 1001 S2掃描輸出0 0<>1 0 1 0 0000 S5空閑
010110100S3評(píng)估111010101S4功能在上面的表格中看出，在信號(hào)C1從0到1或從1到0的一個(gè)過渡以后的時(shí)間間隔由0<>1指示，該雙相電路的輸出信號(hào)都是邏輯0。這意味著控制信號(hào)n、s、t的每一個(gè)都是邏輯0值，使得該集成電路總是具有空閑狀態(tài)，作為在掃描輸入狀態(tài)和掃描輸出狀態(tài)之間而一個(gè)中間狀態(tài)。當(dāng)其變化從掃描輸出狀態(tài)到評(píng)估狀態(tài)時(shí)，以同樣的方式確定該集成電路設(shè)定該空閑狀態(tài)。然而，為實(shí)現(xiàn)這一點(diǎn)僅需要兩個(gè)控制信號(hào)。
圖8到13示出根據(jù)本發(fā)明的集成電路中的單元的一些實(shí)例。第一、第二和第三三態(tài)緩沖器裝置以實(shí)例的方式實(shí)施為一個(gè)反相三態(tài)緩沖器，并且利用條形線(-)和反向符號(hào)(o)示意地指示。
在圖8示出的實(shí)例中，對(duì)應(yīng)于圖3的那些元件具有高于100的標(biāo)號(hào)。在本實(shí)施例中的邏輯電路103是一個(gè)AND門。
在圖9示出的實(shí)例中，對(duì)應(yīng)于圖3的那些元件具有高于200的標(biāo)號(hào)。在本實(shí)施例中的邏輯電路203具有一個(gè)僅取決于單個(gè)輸入204a的輸出。在所示的實(shí)施例中，該邏輯電路是一個(gè)連接線203，但是其可以是一個(gè)反相器或一個(gè)延遲元件。
圖3、4和6示出由兩個(gè)邏輯級(jí)組成一個(gè)環(huán)的方式，即3和9能夠結(jié)合在一條掃描鏈中。也可能有多于兩級(jí)的環(huán)路，甚至包括奇數(shù)級(jí)的環(huán)路。例如，通過能夠在輸出211c和輸入204a之間添加一個(gè)反相器而從圖9構(gòu)成包括三個(gè)邏輯級(jí)的一個(gè)環(huán)路振蕩器。
在圖10示出的實(shí)例中，對(duì)應(yīng)于圖3的那些元件具有高于300的標(biāo)號(hào)。其中的邏輯電路303′是一個(gè)多路復(fù)用單元。多路復(fù)用單元303′具有第二輸入信號(hào)輸入304b和304c，以及一個(gè)選擇輸入304a，用于在信號(hào)輸入304b和304c之間進(jìn)行選擇。多路復(fù)用單元303′的信號(hào)輸入304c通過一個(gè)反饋303″耦合到該多路復(fù)用單元的輸出。多路復(fù)用單元303′和反饋303″一起形成一個(gè)鎖存器。在根據(jù)本發(fā)明的電路的一個(gè)單元301中的包括該反饋303″的實(shí)施方案使得該鎖存器303′、303″容易被檢測。
在圖11和圖12示出的實(shí)例中，對(duì)應(yīng)于圖3的那些部件分別具有高于400和500的標(biāo)號(hào)。圖11和圖12都示出了一個(gè)實(shí)例，其中該邏輯元件403′、404′與該第三三態(tài)緩沖器裝置409、509結(jié)合，并且從該三態(tài)裝置的輸出410、510到該邏輯電路403′、503′的反饋403″、503″是一個(gè)非對(duì)稱的C元件。分別在根據(jù)本發(fā)明電路的單元401和501中的實(shí)施方案同樣使得該非對(duì)稱C元件403′+409+403″和503′+509+503″被容易地檢測。
在圖13示出的實(shí)例中，對(duì)應(yīng)于圖3的那些元件具有高于600的標(biāo)號(hào)。圖13示出一個(gè)實(shí)例，其中的邏輯元件603′與該第三三態(tài)緩沖器裝置609結(jié)合，并且從該第三三態(tài)緩沖器裝置609的輸出610到該邏輯電路603′的輸入604c的一個(gè)反饋603″是一個(gè)對(duì)稱的C元件。在根據(jù)本發(fā)明電路的一個(gè)單元601中的實(shí)施方案使得該對(duì)稱C元件603′+603″被容易地檢測。
在圖16示出的實(shí)例中，對(duì)應(yīng)于圖3的那些元件具有高于700的標(biāo)號(hào)。在其中所示的單元中的內(nèi)部節(jié)點(diǎn)706通過包括緩存器711和連接線712的一個(gè)路徑而耦合到該邏輯電路703的一個(gè)輸入704c。此路徑與從內(nèi)部節(jié)點(diǎn)706到該輸出710的路徑分離。本實(shí)施例具有的優(yōu)點(diǎn)是該內(nèi)部節(jié)點(diǎn)706的反饋從該輸出710完全分離。這將使得其適于作為一個(gè)標(biāo)準(zhǔn)單元。
權(quán)利要求
1.包括多個(gè)單元(C1、C2、C3、C4；1)的集成電路，具有用于接收控制信號(hào)(n、s、t)的第一輸入(2a、2b、2c)，用于設(shè)置單元(1)的一個(gè)操作模式，該單元(1)具有一個(gè)操功能模式、一個(gè)掃描輸入模式、一個(gè)掃描輸出模式；其中功能模式(n＝1、s＝0、t＝1)是對(duì)于在一個(gè)或多個(gè)第二輸入(4a、4b)接收的信號(hào)(a、b)執(zhí)行一個(gè)邏輯操作，該邏輯操作的結(jié)果通過一個(gè)內(nèi)部節(jié)點(diǎn)(6)而提供到一個(gè)輸出(10)；其中掃描輸入模式(n＝0、s＝1、t＝0)將一個(gè)掃描輸入的值存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)(6)；其中掃描輸出模式(n＝0、s＝0、t＝1)將在該內(nèi)部節(jié)點(diǎn)(6)的值提供到該輸出(10)；該集成電路的特征在于，該集成電路還具有一個(gè)評(píng)估模式(n＝1、s＝0、t＝0)，其中該輸入信號(hào)(a、b)的邏輯操作的結(jié)果被存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)(6)，并且其中該單元的輸出(10)被禁止。
2.根據(jù)權(quán)利要求1的集成電路，特征在于單元(1)具有一個(gè)邏輯電路(3)，用于對(duì)在第二輸入(4a、4b)接收的信號(hào)(a、b)執(zhí)行一個(gè)邏輯操作，該邏輯電路包括第一緩存三態(tài)緩沖器裝置(5)，用于根據(jù)第一控制信號(hào)(n)而把該邏輯電路(3)的輸出耦合到該內(nèi)部節(jié)點(diǎn)(6)；第二緩存三態(tài)裝置(7)，用于根據(jù)第二控制信號(hào)(s)而把該掃描輸入(8)耦合到該內(nèi)部節(jié)點(diǎn)(6)；第三緩存三態(tài)裝置(9)，用于根據(jù)第三控制信號(hào)(t)把該內(nèi)部節(jié)點(diǎn)(6)耦合到該輸出(10)。
3.根據(jù)權(quán)利要求2的集成電路，特征在于該第三緩存三態(tài)裝置(9)的輸出(10)耦合到該邏輯電路(3)的一個(gè)輸入(4c)。
4.根據(jù)權(quán)利要求2或3的集成電路，特性在于用于把一個(gè)第一(Clk)和一個(gè)第二輸入控制信號(hào)(M)解碼成第一控制信號(hào)(n)、第二控制信號(hào)(s)和第三控制信號(hào)(t)的解碼器邏輯(32)。
5.根據(jù)權(quán)利要求4的集成電路，特征在于該解碼器邏輯包括一個(gè)第一級(jí)(37A)，包括一個(gè)第一和一個(gè)第二雙相電路(32、33)，該第一雙相電路(32)把第一輸入控制信號(hào)(Clk)轉(zhuǎn)換成一個(gè)輸出時(shí)鐘信號(hào)(c0)，以及一個(gè)反相輸出時(shí)鐘信號(hào)(c1)，其中該時(shí)鐘信號(hào)之一交替地具有一個(gè)第一邏輯值，在時(shí)鐘信號(hào)之一從具有第一邏輯值的一個(gè)狀態(tài)到其中另一時(shí)鐘信號(hào)具有第一邏輯值的一個(gè)狀態(tài)過渡轉(zhuǎn)換期間，兩個(gè)時(shí)鐘信號(hào)都具有一個(gè)第二相反邏輯值，該第二雙相電路(33)把該第二輸入控制信號(hào)(M)轉(zhuǎn)換成一個(gè)輸出模式信號(hào)(m0)和一個(gè)反相輸出模式信號(hào)(m1)，在從時(shí)鐘信號(hào)之一具有第一邏輯值的一個(gè)狀態(tài)到其中另一時(shí)鐘信號(hào)具有第一邏輯值的一個(gè)狀態(tài)過渡轉(zhuǎn)換期間，兩個(gè)時(shí)鐘信號(hào)都具有一個(gè)第二相反邏輯值，該解碼器邏輯進(jìn)一步包括一個(gè)第二級(jí)(37B)，其中從該輸出時(shí)鐘信號(hào)(c0)、該反相輸出時(shí)鐘信號(hào)(c1)、該輸出模式信號(hào)(m0)和該反相輸出模式信號(hào)(m1)計(jì)算該第一、第二和第三控制信號(hào)(s、n、t)。
6.根據(jù)權(quán)利要求2的集成電路，特征在于該邏輯電路具有一個(gè)僅取決于單個(gè)輸入的輸出。
7.根據(jù)權(quán)利要求2的集成電路，特征在于該邏輯電路是一個(gè)AND門電路。
8.根據(jù)權(quán)利要求3的集成電路，特征在于該邏輯電路(303′)與該第三緩存三態(tài)裝置(309)和把該第三緩存三態(tài)裝置(309)的一個(gè)輸出(310)耦合到該邏輯電路(303′)的一個(gè)反饋(303″)結(jié)合而形成一個(gè)鎖存器。
9.根據(jù)權(quán)利要求3的集成電路，特征在于該邏輯電路(403′、503′)與該第三緩存三態(tài)裝置(409、509)和把該第三緩存三態(tài)裝置(409、509)的一個(gè)輸出(410、510)耦合到該邏輯電路(403′、503′)的一個(gè)反饋(403″、503 ″)結(jié)合而形成一個(gè)非對(duì)稱的C元件。
10.根據(jù)權(quán)利要求3的集成電路，特征在于該邏輯電路(603′)與該第三緩存三態(tài)裝置(609)和把該第三緩存三態(tài)裝置(609)的一個(gè)輸出(610)耦合到該邏輯電路(603′)的一個(gè)反饋(603″)結(jié)合而形成一個(gè)對(duì)稱的C元件。
11.根據(jù)權(quán)利要求1到10任意之一的集成電路，特征在于一個(gè)空閑模式，其中該第一緩存三態(tài)裝置(5)、第二緩存三態(tài)裝置(7)和第三緩存三態(tài)裝置(9)每一個(gè)都被禁止。
12.根據(jù)權(quán)利要求2的集成電路，特征在于內(nèi)部節(jié)點(diǎn)(706)通過一個(gè)路徑(711、712)耦合到該邏輯電路(703)的一個(gè)輸入(704c)，該路徑(711、712)與從該內(nèi)部節(jié)點(diǎn)(706)到輸出(710)的路徑分離。
13.用于測試根據(jù)權(quán)利要求1到12之一的一個(gè)集成電路的方法，特征在于該方法包括a.將該集成電路設(shè)置成掃描輸入模式(S1)，b.將該集成電路設(shè)置成掃描輸出模式(S2)，c.重復(fù)步驟a到b多次，d.將該集成電路設(shè)置成一個(gè)評(píng)估模式(S3)，e.重復(fù)步驟a到b多次。
14.根據(jù)權(quán)利要求13的用于測試根據(jù)權(quán)利要求10的一個(gè)集成電路的方法，特征在于在把該集成電路設(shè)置成掃描輸入模式(S1)、掃描輸出模式(S2)或評(píng)估模式(S3)的每個(gè)步驟之前都先把該集成電路設(shè)置為空閑模式(S5)。
全文摘要
根據(jù)本發(fā)明的一集成電路包括多個(gè)單元(C1、C2、C3、C4；1)，具有用于接收控制信號(hào)(n、s、t)的第一輸入(2a、2b、2c)，用于設(shè)置單元(1)的一個(gè)操作模式。單元(1)具有一個(gè)功能模式、一個(gè)掃描輸入模式、一個(gè)掃描輸出模式。在該功能模式(n＝1、s＝0、t＝1)中，對(duì)在一個(gè)或者多個(gè)第二輸入(4a、4b)接收的信號(hào)(a、b)執(zhí)行一個(gè)邏輯操作。該邏輯操作的結(jié)果通過內(nèi)部節(jié)點(diǎn)(6)提供到一個(gè)輸出(10)。在掃描輸入模式(n＝0、s＝1、t＝0)中，掃描輸入的一個(gè)值存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)(6)。在掃描輸出模式(n＝0、s＝0、t＝1)中，內(nèi)部節(jié)點(diǎn)(6)的值被提供到該輸出(10)。根據(jù)本發(fā)明的集成電路還具有一個(gè)評(píng)估模式(n＝1、s＝0、t＝0)，其中該輸入信號(hào)(a、b)的邏輯操作的結(jié)果被存儲(chǔ)在該內(nèi)部節(jié)點(diǎn)(6)，并且其中該單元的輸出(10)被禁止。
文檔編號(hào)H01L21/822GK1515074SQ02811721
公開日2004年7月21日 申請日期2002年6月10日 優(yōu)先權(quán)日2001年6月12日
發(fā)明者C·H·范貝爾克爾, A·M·G·佩特爾斯, C H 范貝爾克爾, G 佩特爾斯 申請人:皇家菲利浦電子有限公司