用于定制薄膜電子電路的方法
【專利摘要】提供了一種薄膜電路的制造方法，該方法包括：(a)獲取包括具有輸出的至少一個邏輯門電路的薄膜電路，至少一個邏輯門電路包括多個驅(qū)動晶體管和多個負載元件，至少一個負載元件電連接到輸出；(b)將一系列預(yù)定電壓圖案順序地提供給多個驅(qū)動晶體管，電壓圖案包括在相應(yīng)驅(qū)動晶體管的柵極和源極之間分別施加的一組電壓；(c)測量與一系列預(yù)定電壓圖案相對應(yīng)的至少一個邏輯門電路的一系列輸出電壓值；(d)將一系列輸出電壓值與一系列相應(yīng)的預(yù)定參考輸出電壓值進行比較；(e)在輸出電壓值與相應(yīng)的預(yù)定參考輸出電壓值不匹配的情況下，調(diào)節(jié)電連接到輸出的負載元件的數(shù)量；以及(f)重復步驟(b)至(e)，直至一系列輸出電壓值與一系列預(yù)定參考輸出電壓值匹配。
【專利說明】
用于定制薄膜電子電路的方法[0001 ] 背景
技術(shù)領(lǐng)域
[0002]所公開的技術(shù)涉及用于在電路制作之后定制薄膜電子電路(諸如基于有機半導體的電路或者基于金屬氧化物半導體的電路)的方法。所公開的技術(shù)涉及用于在通用多用途薄膜電子電路制作之后將其轉(zhuǎn)換成專用薄膜電子電路的方法。
[0003]所公開的技術(shù)涉及用于在晶體管制作之后定制或修改包括多個薄膜晶體管的薄膜邏輯門電路(諸如基于有機半導體的邏輯門電路或者基于金屬氧化物半導體的邏輯門電路)的方法。更具體地，所公開的技術(shù)涉及用于在晶體管制作之后使此類邏輯門電路的上拉電流與下拉電流匹配的方法。
[0004]相關(guān)技術(shù)的描述
[0005]印刷已經(jīng)被提出作為一種用于例如使用輥對輥印刷來實現(xiàn)低成本薄膜電子電路的技術(shù)。該方法的缺點在于，分辨率低，因此這些電路大且產(chǎn)量非常低。由此，無法實現(xiàn)所提出的低成本。
[0006]需要可低成本和大產(chǎn)量地提供的薄膜電子電路。
[0007]在US 2006/0190917中，描述了一種用于在預(yù)先提供有電子設(shè)備的基板上制造自定義印刷電路板的工藝。用戶使用設(shè)計工具設(shè)計自定義印刷電路板，從而基于預(yù)先提供的電子設(shè)備和/或自定義設(shè)計和直接的印刷設(shè)備執(zhí)行一個或多個特定電子功能。然后，通過直接印刷預(yù)先提供的設(shè)備之間的一個或多個導電路徑來創(chuàng)建自定義印刷電路板。該方法的優(yōu)點在于，可大產(chǎn)量地制作預(yù)先提供有電子設(shè)備的基板，這可導致成本降低。
[0008]對于薄膜電路(諸如有機電路和金屬氧化物半導體電路)，已知晶體管制作工藝可導致技術(shù)參數(shù)的較大分布，諸如舉例而言載流子迀移率或者晶體管閾值電壓的較大分布。 在ISSCC 2013“l(fā)ym-Thickness 64-Channel Surface Electromyogram Measurement Sheet with 2V Organic Transistors for Prosthetic Hand Control(具有用于義月支控制的2V有機晶體管的lM厚度64通道的肌電圖測量表)”中，Hiroshi Fuketa等提出了一種用于減少有機放大器陣列的晶體管不匹配的方法。提出了一種使用兩組N個并聯(lián)晶體管的后制作選擇和連接方法。首先，測量每一個晶體管的IV特性，需要2N次測量。然后，考慮這些特性，基于計算從每一組N個晶體管中選擇晶體管以使不匹配最小化。然后，通過噴墨印刷互連來連接所選晶體管。該方法的缺點在于，所有晶體管的特性都需要測量。[〇〇〇9]特定發(fā)明性方面的概述
[0010]特定發(fā)明性方面涉及用于在電路制作之后定制薄膜電子電路(諸如基于有機半導體的電路或者基于金屬氧化物半導體的電路)的方法。特定發(fā)明性方面涉及用于在通用多用途薄膜電子電路被制作之后將其轉(zhuǎn)換成專用薄膜電子電路的方法。
[0011]特定發(fā)明性方面涉及用于在晶體管制作之后修改薄膜邏輯門電路(諸如基于有機半導體的邏輯門電路或者基于金屬氧化物半導體的邏輯門電路)的方法。特定發(fā)明性方面涉及用于在晶體管制作之后使此類邏輯門電路的上拉電流與下拉電流匹配的方法。設(shè)計人員知曉使用邏輯門電路的上拉電流和下拉電流意味著什么。
[0012]根據(jù)本公開的一種薄膜電路的制造方法包括:
[0013](a)獲取包括具有輸出的至少一個邏輯門電路的薄膜電路，至少一個邏輯門電路包括多個驅(qū)動晶體管和多個負載元件，至少一個負載元件電連接到輸出；
[0014](b)將一系列預(yù)定電壓圖案(測試圖案)順序地提供給多個驅(qū)動晶體管，電壓圖案包括在相應(yīng)驅(qū)動晶體管的柵極和源極之間分別施加的一組電壓；
[0015](c)測量與一系列預(yù)定電壓圖案相對應(yīng)的至少一個邏輯門電路的一系列輸出電壓值；
[0016](d)將一系列輸出電壓值與一系列相應(yīng)的預(yù)定參考輸出電壓值進行比較；
[0017](e)在輸出電壓值與相應(yīng)的預(yù)定參考輸出電壓值不匹配的情況下，調(diào)節(jié)電連接到輸出的負載元件的數(shù)量;以及
[0018](f)重復步驟(b)至(e)，直至一系列輸出電壓值與一系列預(yù)定參考輸出電壓值匹配。
[0019]例如，所測量的輸出電壓值和相應(yīng)的預(yù)定參考輸出電壓值之間的匹配可意指兩者對應(yīng)于(或者被解釋為)相同的邏輯電平。例如，兩者被解釋為邏輯1或者兩者被解釋為邏輯 0。然后，不匹配意指兩者被解釋為不同的邏輯電平。
[0020]預(yù)定參考輸出電壓值對應(yīng)于在邏輯門電路正準確地工作且饋送有一系列預(yù)定電壓圖案(測試圖案)時預(yù)期的輸出電壓值。由此，當一系列輸出電壓值與一系列預(yù)定參考輸出電壓值匹配時，邏輯門電路精確地工作并且完成。
[0021]在本公開的實施例中，多個驅(qū)動晶體管的預(yù)定部分(子集)具有電連接到至少一個邏輯門電路的輸出的漏極。其余驅(qū)動晶體管與輸出電性斷開(未電連接到輸出)。所有驅(qū)動晶體管都可具有電連接到輸出的其漏極，或者從多個驅(qū)動晶體管中的預(yù)定選擇可具有電連接到輸出的其漏極，或者多個驅(qū)動晶體管都可不具有電連接到輸出的漏極。
[0022]本公開的方法的優(yōu)點在于，可通過在薄膜晶體管制作之后調(diào)節(jié)薄膜電路來獲取該電路的預(yù)定(預(yù)期、期望)功能，盡管技術(shù)參數(shù)和/或晶體管參數(shù)的變體和潛在的大分布。本公開的方法的優(yōu)點在于，在薄膜晶體管制作之后調(diào)節(jié)電路基于對電路的功能的表征，而無需單獨地測量每一個晶體管的特性。電路的功能通過測量所施加的一系列預(yù)定電壓圖案的一系列輸出電壓值來表征。
[0023]在本公開的方法中，調(diào)節(jié)電連接到輸出的負載元件的數(shù)量的步驟優(yōu)選地包括:將單個附加負載元件電連接到輸出或者將單個負載元件與輸出電性斷開。在此類實施例中， 連接到輸出的負載元件的數(shù)量被逐一調(diào)節(jié)，直至一系列輸出電壓值與一系列預(yù)定參考輸出電壓值匹配。通過逐一調(diào)節(jié)，可避免連接或斷開太多負載元件的風險。
[0024]在本公開的方法中，多個負載元件可以是負載晶體管，其中至少一個負載晶體管具有電連接到輸出的源極。
[0025]薄膜電路可包括多個邏輯門電路。
[0026]例如，多個邏輯門電路可以是一寫多讀存儲器的一部分。在多個驅(qū)動晶體管的柵極和源極之間順序地提供一系列預(yù)定電壓圖案可包括:隨后針對多個驅(qū)動晶體管中的每一個驅(qū)動晶體管，順序地導通多個驅(qū)動晶體管中的僅一個驅(qū)動晶體管。然后，測量一系列輸出電壓值包括:讀出存儲在存儲器中的數(shù)據(jù)。
[0027] —寫多讀存儲器可以是例如指令發(fā)生器電路的一部分，其中一寫多讀存儲器存儲通用微處理器的指令。[〇〇28] 一寫多讀存儲器可以是例如RFID電路的定制代碼發(fā)生器的一部分，其中一寫多讀存儲器存儲識別代碼。在多個驅(qū)動晶體管的柵極和源極之間提供一系列預(yù)定電壓圖案可通過向RFID電路供電來發(fā)起。然后，測量一系列輸出電壓值包括:讀出識別代碼。
[0029]本公開的方法可進一步包括在獲取薄膜電路之前且在提供一系列預(yù)定電壓圖案之前:基于統(tǒng)計數(shù)據(jù)估計使所述至少一個邏輯門電路的上拉電流與下拉電流匹配所需的負載元件的數(shù)量;并且將電連接到至少一個邏輯門電路的輸出的負載元件的數(shù)量調(diào)節(jié)成具有連接到輸出的負載元件的估計數(shù)量。
[0030]例如，統(tǒng)計數(shù)據(jù)可包括從晶體管閾值電壓、晶體管閾值電壓分布、載流子迀移率、 載流子迀移率分布、柵極電容、柵極電容分布、柵極寬度、柵極寬度分布、柵極長度、以及柵極長度分布中選擇的參數(shù)的測量。例如，這些數(shù)據(jù)可在薄膜晶體管制作期間或者在薄膜晶體管制作之后不久進行測量。
[0031]在本公開的實施例中，調(diào)節(jié)電連接到至少一個邏輯門電路的輸出的負載元件的數(shù)量可包括:將一個附加負載元件連接到至少一個邏輯門電路的輸出。將附加負載元件連接到輸出可包括:印刷負載元件和輸出之間的電連接，諸如舉例而言噴墨印刷導電材料。
[0032]在本公開的實施例中，調(diào)節(jié)電連接到至少一個邏輯門電路的輸出的負載元件的數(shù)量可包括:將負載元件與至少一個邏輯門電路的輸出斷開，例如通過使用激光處理(例如， 激光切割)來中斷負載元件和輸出之間的電連接。
[0033]在本公開的實施例中，例如負載元件可從n型耗盡負載薄膜晶體管、n型增強負載薄膜晶體管、p型耗盡負載薄膜晶體管、p型增強負載薄膜晶體管、以及電阻器中選擇，本公開不限于此。
[0034]本公開提供了一種薄膜電子電路的后制作配置方法，該方法包括:制作包括多個電子設(shè)備和多個電氣連接的多用途薄膜電子電路；以及后來通過建立至少一個附加電連接和/或通過移除至少一個電連接將多用途電路變換成具有期望/設(shè)想/所需的電路性能的預(yù)定專用薄膜電路。
[0035]在本公開的實施例中，通用電路可包括冗余電子元件，諸如舉例而言冗余電子輸入設(shè)備和/或冗余電子輸出設(shè)備。
[0036]在本公開的實施例中，將多用途薄膜電路變換成預(yù)定專用薄膜電路優(yōu)選使用相對便宜的裝備、材料和工藝來完成。例如，建立至少一個附加電氣連接可通過印刷(例如，噴墨印刷)含金屬的油墨來完成。例如，移除至少一個電氣連接可借助于激光(激光切割)來完成。然而，本公開不限于此，并且其它合適的方法可用于建立和/或用于移除電氣連接。
[0037]本公開的方法可有利地用于優(yōu)化電路性能并減少由大參數(shù)分布引起的產(chǎn)量損失。 本公開的方法的優(yōu)點在于，它可導致相對于大設(shè)備參數(shù)分布的增加的穩(wěn)健性。
[0038]本公開的方法的優(yōu)點在于，用于大量地制造薄膜晶體管的良好建立的技術(shù)可用于大量和高產(chǎn)量地制作薄膜電路，并且同時實現(xiàn)薄膜電子電路的定制。該方法的優(yōu)點在于，由于非常大的生產(chǎn)量(大于每一個個性化的功能或?qū)Ｓ秒娐返牧?，可實現(xiàn)低成本制造。
[0039]本公開的實施例的優(yōu)點在于，產(chǎn)品定義(專用薄膜電路的定制、實現(xiàn))可在制造工藝的后期使用一種便宜的方法(諸如舉例而言含金屬的油墨的局部噴墨印刷)來完成。
[0040]在上文中已經(jīng)描述了各個發(fā)明性方面的特定目標和優(yōu)點。當然，應(yīng)當理解不一定所有此類目標和優(yōu)點都可根據(jù)本公開的任何特定實施例來實現(xiàn)。由此，例如本領(lǐng)域技術(shù)人員將認識到本公開可以實現(xiàn)或優(yōu)化如本文中所教導的一個優(yōu)點或一組優(yōu)點的方式體現(xiàn)或?qū)崿F(xiàn)，而不必實現(xiàn)如本文中可教導或建議的其它目標或優(yōu)點。進一步地，應(yīng)當理解本概述只是示例并且不旨在限制本公開的范圍。本公開(關(guān)于操作的組織和方法兩者與其特征和優(yōu)點一起)可通過參考在結(jié)合附圖閱讀時的以下詳細描述最佳地理解。[0041 ] 附圖簡述
[0042]圖1(a)示出P2R0M指令發(fā)生器芯片的框圖以及單極n型可印刷WORM存儲器的放大圖。
[0043]圖1(b)示出根據(jù)本發(fā)明的方法的一列16個選擇晶體管的放大圖以及例如通過噴墨印刷(IJP)導電油墨為或非門增加5個負載晶體管的可能性。[〇〇44]圖2(a)示出具有單個耗盡負載負載晶體管的16位或非門的乂^與乂^仿真曲線。
[0045]圖2(b)示出具有多個負載晶體管的16位或非門的乂^與乂^仿真曲線。[〇〇46]圖3 (a)示出典型溶液加工的氧化物n型晶體管的輸出特性。
[0047]圖3(b)示出典型蒸發(fā)并五苯的p型晶體管的輸出特性。[〇〇48]圖3(c)示出在不同電源電壓的混合互補技術(shù)的逆變器特性。
[0049]圖4示出根據(jù)本公開的方法的具有在電路制作之后印刷的連接的P2R0M指令發(fā)生器的詳細布局。
[0050]圖5示出在配置(根據(jù)本公開印刷的后制作)以執(zhí)行運行的平均器算法時的P2R0M 指令發(fā)生器的測量信號。
[0051]圖6示出在執(zhí)行運行的平均器算法時的P2R0M和處理器內(nèi)核芯片兩者的測量信號。 在該圖的頂部中的脈沖對應(yīng)于命令“存儲在輸出寄存器中”。[〇〇52]圖7示意性地示出RFID應(yīng)答器芯片的64位代碼發(fā)生器的框圖。
[0053]在不同的附圖中，相同的附圖標記指相同或相似的元件。[〇〇54]特定解說性實施例的詳細描述
[0055]在以下詳細描述中，闡述大量具體細節(jié)以提供對本公開以及在特定實施例中可如何實踐它的透徹理解。然而，將理解可在沒有這些具體細節(jié)的情況下實踐本公開。在其它實例中，未詳細地描述公知方法、過程和技術(shù)，從而不混淆本公開。盡管本公開將針對特定實施例且參考一些附圖進行描述，但是本公開不限于此。本文中所包括和所描述的附圖是示意性的并且不限制本公開的范圍。還注意在附圖中，一些元件的尺寸可放大并且因此出于解說性的目的不按比例繪制。
[0056]本公開將針對特定實施例且參考一些附圖進行描述，但是本公開不限于此，而是只通過權(quán)利要求限定。所描述的附圖只是示意性的并且是非限制性的。在附圖中，一些元件的尺寸可放大并且出于解說性的目的不按比例繪制。維度和相對維度不一定對應(yīng)于本公開實踐的實際縮減。[〇〇57]此外，說明書和權(quán)利要求中的術(shù)語“頂部”、“底部”、“上方”、“下方”等等用于描述性的目的并且不一定用于描述相對位置。應(yīng)當理解，如此使用的術(shù)語在適當?shù)沫h(huán)境下是可互換的，并且本文中所描述的本公開的實施例能夠以不同于本文中所描述或所解說的取向操作。
[0058]在本公開的上下文中，“后制作”或者“在電路制作之后”意指在制作薄膜半導體器件(諸如薄膜晶體管)之后。
[0059]在本公開的上下文中，“一寫多讀存儲器”指其中在其制作之后寫入信息且其中一次寫入不再修改信息的存儲器，并且存儲器可被多次讀出。寫入信息不需要在單個寫入步驟中完成。它還可在若干后續(xù)寫入步驟中完成。
[0060]本公開提供了一種薄膜電子電路(諸如舉例而言基于有機半導體的薄膜電子電路或者基于金屬氧化物半導體的薄膜電路，本公開不限于此)的后制作配置方法。根據(jù)本公開的方法包括:制作包括多個電子設(shè)備和例如電氣設(shè)備之間的多個電氣連接的多用途薄膜電子電路；以及后來通過建立至少一個附加電連接和/或通過移除至少一個電連接將多用途電路變換成預(yù)定專用薄膜電路。在本公開的實施例中，通用電路可包括冗余電子元件，諸如舉例而言冗余電子輸入設(shè)備和/或冗余電子輸出設(shè)備。
[0061]本公開提供了一種用于在晶體管制作之后定制薄膜邏輯門電路(諸如基于有機半導體的邏輯門電路或者基于金屬氧化物半導體的邏輯門電路)的方法。更具體地，本公開提供了一種用于在電路制作之后使此類邏輯門電路的上拉電流與下拉電流匹配的方法。
[0062]根據(jù)本公開的方法在一些特定示例的上下文中進一步描述，其中示出控制單極或非門中的負載晶體管的數(shù)量與驅(qū)動晶體管的數(shù)量的比率的可能性。該方法針對通用芯片組的產(chǎn)品化指令發(fā)生器的示例進行解說，但是本公開不限于此。該方法還可用于其它應(yīng)用，諸如舉例而言RFID系統(tǒng)的定制代碼發(fā)生器，本公開不限于此。本公開的方法可用于其它配置中且用于其它應(yīng)用。
[0063]圖1(a)示出P2R0M(印刷可編程只讀存儲器)指令發(fā)生器芯片100的框圖以及單極n 型可印刷WORM( —寫多讀)存儲器200的放大圖201。存儲器200包括包含負載晶體管(Opc (0)、0pc(l)、..的固定上拉網(wǎng)絡(luò)210以及每一條數(shù)據(jù)線300、301的可編程下拉網(wǎng)絡(luò)220。在所示的示例中，上拉網(wǎng)絡(luò)基于零VGS負載連接的n型晶體管。然而，在替換方法中，可使用其它負載，諸如舉例而言電阻器負載、二極管連接的n型晶體管或p型晶體管。同樣，p型實現(xiàn)和互補實現(xiàn)是可能的。[〇〇64]對可印刷WORM存儲器200編程(S卩，將數(shù)據(jù)寫入存儲器)可通過為預(yù)定選擇晶體管 (SelO、Sell)提供選擇晶體管和數(shù)據(jù)線300之間的電氣連接以及通過使得其它選擇晶體管與數(shù)據(jù)線斷開來完成。提供電氣連接可通過噴墨印刷預(yù)定選擇晶體管和數(shù)據(jù)線之間的導電材料來完成。例如，印刷導電材料可在圖1(a)中標記為“IJP”的區(qū)域中完成。
[0065]在另一種方法(在附圖中未示出)中，所有選擇晶體管都可在制作之后連接到數(shù)據(jù)線，并且存儲器可通過移除預(yù)定連接(即，斷開預(yù)定選擇晶體管)例如通過激光圖案化來編程。
[0066]圖1 (b)解說其中單極或非門10中的負載晶體管(Opc)的數(shù)量與驅(qū)動晶體管或選擇晶體管的數(shù)量的比率可在電路制作之后使用根據(jù)本公開的方法調(diào)節(jié)的示例。在圖1(b)中， 示出或非門1 〇的一般電路布局。具體地，在所示的示例中，選擇晶體管Se 10、…、Se 115最初可例如與數(shù)據(jù)線300(對應(yīng)于門10的輸出)電斷開，并且在電路制作之后，預(yù)定數(shù)量的這些晶體管可例如通過局部印刷(例如，噴墨印刷)導電材料40電連接到電路(到數(shù)據(jù)線300)。如果邏輯門10是存儲器的一部分(如在圖1(a)中)，預(yù)定選擇晶體管或驅(qū)動晶體管連接到輸出對應(yīng)于對存儲器編程，即將數(shù)據(jù)寫入存儲器。局部印刷(如在圖1(b)中通過“IJP”指示的，意指‘噴墨印刷’)優(yōu)選在介電表面上具有平面電極配置的區(qū)域中完成。在未提供導電材料的情況下，選擇晶體管保持電性斷開。
[0067]在根據(jù)本公開的方法中，類似的噴墨印刷步驟可應(yīng)用于至少一部分負載晶體管 〇pc。連接的負載晶體管與連接的驅(qū)動晶體管(選擇晶體管)的比率確定或非門的性能。如圖 1(b)所示，在本公開的實施例中，上拉網(wǎng)絡(luò)不是固定的，但是為每一條數(shù)據(jù)線300提供了多個負載晶體管(〇pc)(在所示的示例中高達六個負載晶體管)。在晶體管制作之后，僅一個負載晶體管(如圖1(b)所示)或者有限數(shù)量的負載晶體管連接到數(shù)據(jù)線300。在本公開的方法中，附加負載晶體管可例如通過噴墨印刷連接到數(shù)據(jù)線300。
[0068]在替換實施例中，選擇晶體管和/或負載晶體管最初可電連接到電路，并且預(yù)定數(shù)量的這些晶體管可借助于切割金屬布線的方法(諸如舉例而言激光切割)斷開。在其它實施例中，一部分晶體管最初可電連接到電路而另一部分晶體管最初可斷開。
[0069]連接的負載晶體管與連接的驅(qū)動晶體管的比率可使用根據(jù)本公開的方法通過在電路制作之后連接和/或斷開專用晶體管來改變。
[0070]在本公開的方法中，有源負載(上拉網(wǎng)絡(luò))不是固定的，但是它可在晶體管制作之后調(diào)節(jié)或修改。此類后制作修改可顯著地降低技術(shù)中的變化(以及選擇晶體管中的相應(yīng)參數(shù)變化)對電路的功能的影響。技術(shù)中的變化影響例如晶體管的漏電流并且因此在下拉無效時(即，在驅(qū)動晶體管關(guān)斷時)這些變化影響存儲器數(shù)據(jù)位線300的下拉電流。此類后制作修改可例如以上拉電流與下拉電流匹配為目標，以使輸出可在下拉無效時被快速地充分上拉。
[0071]選擇晶體管(SelO、Sell、...)中的參數(shù)變化以及連接到輸出線的選擇晶體管的數(shù)量(例如，如應(yīng)用(例如，存儲器中的特定代碼)所確定的)兩者都影響存儲器數(shù)據(jù)位線的下拉電流。作為這些影響的結(jié)果，有效下拉電流不是預(yù)先已知的(即，在電路的設(shè)計階段)，并且因此上拉電流在電路的設(shè)計階段無法容易地與下拉電流匹配。使用根據(jù)本公開的方法， 上拉電流可在電路設(shè)計之后且在晶體管制作之后通過改變連接的負載晶體管的數(shù)量與下拉電流匹配。
[0072]圖2示出解說控制或非門的負載/驅(qū)動器比率的重要性的仿真曲線。圖2(a)示出針對1至16個輸入(1至16個選擇晶體管)具有單個耗盡負載負載晶體管的16位或非門的￥_與 Vin仿真曲線(轉(zhuǎn)換特性)。圖2(b)示出具有16個輸入和多個(1至6個)負載晶體管的16位或非門的乂^與乂^仿真曲線(轉(zhuǎn)換特性)。對于16個輸入的或非門，在僅一個耗盡負載負載晶體管的情況下，或非門由于12個輸入導通而損失其功能(圖2(a))。圖2(b)展示在提供更多(1至6 個)負載薄膜晶體管時發(fā)生了什么。電壓轉(zhuǎn)換曲線針對16個輸入恢復，這使得該電路更加穩(wěn)健。
[0073]在本公開的方法中，在晶體管制作之后，基于對電路的功能的測量和/或基于對技術(shù)和設(shè)計的表征，邏輯門電路的上拉電流與下拉電流匹配。上拉電流與下拉電流匹配通過將所需數(shù)量的負載晶體管連接(例如，通過噴墨印刷)到數(shù)據(jù)線(邏輯門的輸出)或者將兩者斷開(例如，通過激光切割)來完成。
[0074]在根據(jù)本公開的方法中，制作薄膜電路，薄膜電路包括具有輸出的至少一個邏輯門電路。至少一個邏輯門電路包括可以或者可以不具有電連接到輸出的漏極的多個驅(qū)動晶體管，并且它進一步包括多個負載元件。至少一個負載元件電連接到邏輯門的輸出。其余(BP，未連接)負載元件是冗余負載元件，如果需要獲取邏輯門電路的預(yù)定性能(預(yù)定功能)， 這種負載元件則可連接到邏輯門的輸出。
[0075]在本公開的方法中，例如為了檢查薄膜電路的功能，將一系列預(yù)定電壓圖案(輸入電壓圖案)提供給多個驅(qū)動晶體管，即在多個驅(qū)動晶體管的柵極和源極之間施加電壓圖案。 一系列預(yù)定電壓圖案可包括多個驅(qū)動晶體管的單個輸入電壓組合，或者它可包括多個驅(qū)動晶體管的一列輸入電壓組合。
[0076]接著，為至少一個邏輯門電路測量與一系列預(yù)定電壓圖案相對應(yīng)的一系列輸出電壓值，并且將所測量的一系列輸出電壓值與一系列預(yù)定參考輸出電壓值(即，與基于所需的電路功能預(yù)期的輸出電壓值)進行比較。
[0077]在所測量的一系列輸出電壓值與一系列預(yù)定參考輸出電壓值相對應(yīng)(S卩，匹配)的情況下，不采取進一步的措施。在所測量的一系列輸出電壓值與一系列預(yù)定參考輸出電壓值不同(即，不匹配)的情況下，調(diào)節(jié)(即，增加或減少)電連接到輸出的負載元件的數(shù)量。
[0078]優(yōu)選地，單個負載元件另外地連接到輸出或者與其斷開。在該調(diào)節(jié)的電路配置的情況下，重復提供一系列預(yù)定電壓圖案、測量一系列輸出電壓值、以及將一系列所測量的輸出電壓值與預(yù)期輸出電壓值(一系列預(yù)定參考輸出電壓值)進行比較的步驟。然后再次，取決于該比較的結(jié)果，單個負載元件可另外地連接或斷開。重復這些步驟，直至一系列所測量的輸出電壓值與預(yù)定輸出電壓值相對應(yīng)(即，匹配)，即直至獲取所需的電路功能。
[0079]例如，如果邏輯門電路是包括數(shù)據(jù)位的存儲器的一部分，則在晶體管制作過程之后數(shù)據(jù)位首先可通過噴墨印刷而印刷在存儲器中，由此將預(yù)定驅(qū)動晶體管連接到輸出。接著，施加一系列預(yù)定電壓圖案，并且根據(jù)本公開的方法測量一系列輸出電壓值。這對應(yīng)于讀出存儲在存儲器中的數(shù)據(jù)。一些位可例如被讀出為邏輯〇(測量為低)，在這些位原先預(yù)期的是高值(邏輯1)。這可能是因為有源負載未提供充分的上拉電流以在輸出獲取高值。在此情況下，附加負載晶體管(例如，通過噴墨印刷)連接到數(shù)據(jù)線，直至獲取高輸出。
[0080]作為基于噴墨印刷的實現(xiàn)的替換方案，在晶體管制作之后，可通過激光圖案化(例如，激光切割)將所有數(shù)據(jù)位輸入存儲器中。隨后，根據(jù)本公開的方法讀出和驗證所有存儲器位。一些位可例如被讀出為邏輯1(測量為高)，在這些位原先可能預(yù)期的是低值(邏輯0)。 這可能是因為有源負載提供太多上拉電流。然后，可通過激光圖案化來移除負載晶體管和數(shù)據(jù)線之間的連接，直至獲取所需的低輸出。
[0081]在本公開的實施例中，在電路制作之后且在通過施加一系列預(yù)定電壓圖案且測量一系列輸出電壓值來測量其功能之前，可基于統(tǒng)計數(shù)據(jù)評估需要使上拉電流與下拉電流匹配的所需數(shù)量的負載晶體管，并且在測試其功能之前，該評估數(shù)量的負載晶體管可連接到邏輯門電路的輸出?？煽紤]的統(tǒng)計數(shù)據(jù)是例如晶體管閾值電壓、晶體管閾值電壓分布、載流子迀移率、載流子迀移率分布、柵極電容、柵極電容分布、柵極寬度、柵極寬度分布、柵極長度、以及柵極長度分布(從其中選擇的參數(shù)的測量)，本公開不限于此。
[0082]在該方法中，在薄膜電路的生產(chǎn)過程之后或者在其期間，測量技術(shù)參數(shù)及其局部變化。基于這些所測量的值且基于對存儲器中的所需數(shù)據(jù)的知曉(即，連接的驅(qū)動晶體管的數(shù)量)，計算無效下拉電流，即驅(qū)動晶體管關(guān)斷時的下拉電流。從該無效下拉電流，可推導匹配的上拉電流。隨后，使用噴墨印刷或激光圖案化來實現(xiàn)匹配的上拉晶體管配置。接著，可基于如上所述的對其功能的評估進一步地調(diào)節(jié)邏輯門電路的上拉晶體管配置。
[0083]以上描述涉及單極n型TFT技術(shù)。然而，本公開不限于此，并且本公開的方法還可例如在單極P型TFT技術(shù)的情況下使用。在此情況下，與單極n型TFT技術(shù)的情況相比，互換上拉連接和下拉連接。
[0084]在本公開的實施例中，特定布局可用于通過局部(噴墨)印刷來建立電連接。有利地，可使用梳形電極20的平面配置((如圖1(b)示意性地示出))。這允許對有效地使用區(qū)域。 電極20優(yōu)選被設(shè)置在非導電層或表面上。任選地，可通過設(shè)置介電材料層(諸如舉例而言負性光阻劑層)且局部地移除預(yù)定區(qū)域中的該介電材料層來形成阱30,由此在預(yù)定區(qū)域中形成阱結(jié)構(gòu)30。具體地，這在其上要印刷導電材料(例如，導電油墨)的表面是抗墨性的實施例中是有利的。阱結(jié)構(gòu)30存在于預(yù)定區(qū)域中有助于將導電油墨限定在該區(qū)域中。圖1(b)還示出在提供導電油墨之前且在提供導電油墨40之后的阱結(jié)構(gòu)30和梳形電極20的放大圖。在所示的示例中，阱30的圖案具有正方形而導電油墨40的圖案具有圓形。然而，本公開不限于此并且可使用其它合適的形狀。在圖1(b)所示的示例中，導電油墨圖案只填充阱的一部分。然而，它還可填充阱的更小或更大部分，例如它可全部地填充阱30。
[0085]本公開的方法可用于對工藝可變性(例如，VT的差值)的后制作補償或者對柵極電壓變化的后制作補償，這可增加泄漏。
[0086]本公開的方法不限于如上所述的單極耗盡負載或非門。例如，它還可與增強負載或非門(或二極管負載)一起使用。最后，為了相對于Vt變化更加穩(wěn)健，可提供兩個負載晶體管。本公開的方法還可用于增加或移除電阻器負載，或者在補償技術(shù)方面用于增加或移除偽pMOS或偽nMOS負載。[〇〇87]8位薄膜微處理器使用混合氧化物有機互補薄膜技術(shù)制作，包括在通過根據(jù)本公開的方法的噴墨印刷的制作之后格式化的存儲器。n型晶體管基于溶液加工的n型金屬氧化物半導體，并且P型晶體管使用有機半導體。如與利用單極邏輯門的先前工作相比，更高迀移率的n型半導體和互補邏輯的使用允許>50x速度的改進。它還為設(shè)計增加了魯棒性，這允許更復雜和完整的標準單元庫。微處理器由兩個部分(處理器核芯片和指令發(fā)生器)組成。 指令被存儲在通過根據(jù)本公開的方法的后制作噴墨印刷步驟而格式化的一寫多讀(WORM) 存儲器中。該存儲器還被稱為印刷可編程一讀存儲器(P2R〇M)。整個加工在與塑料箱基板兼容的溫度(即，在250°C或者在其以下)進行。
[0088]混合有機/氧化物互補晶體管的典型輸出特性在圖3中示出。圖3(a)示出典型溶液加工的氧化物n型晶體管的輸出特性而圖3(b)示出典型蒸發(fā)并五苯的p型晶體管的輸出特性。該技術(shù)用于復雜設(shè)計針對雙向RFID標簽已經(jīng)得以證明，并且已經(jīng)在柔性基板上得以證明。邏輯門的P:n晶體管比率已經(jīng)被選為3:1，由此氧化物n-TFT的最小器件尺寸等于50/5y m/wii且有機p-TFT的最小器件尺寸等于1 50/5mi/mi。典型逆變器特性在圖3(c)中示出。電路實現(xiàn)基于在Si/Si02基板上制作的底柵頂部S/D觸點氧化物n-TFT和底部S/D觸點有機p-TCT。[〇〇89]薄膜微處理器被分割成兩個單獨的芯片，為處理器核芯片以及通用指令發(fā)生器或 PkOMlkOM芯片是借助于根據(jù)本公開的噴墨印刷導電油墨而配置的一次性可編程ROM存儲器，在該示例中導電油墨含銀。使用該方法，通用指令發(fā)生器被轉(zhuǎn)換成專用指令發(fā)生器。通用指令發(fā)生器的框圖在圖1(a)中描繪。它由4位程序計數(shù)器(PC)、一次選擇每一條指令線的 4-16解碼器、可印刷(可配置)WORM存儲器、以及使用下一個opcode(操作碼)更新每一個時鐘周期以驅(qū)動微處理器的9位寄存器組成。每一個印刷的連接結(jié)果導致邏輯1，而未印刷的連接導致邏輯0?？捎∷ORM存儲器被設(shè)計為單極n-TFT或非門，在驅(qū)動和負載晶體管之間具有1:10的比率。驅(qū)動晶體管具有140/5mi/wii的尺寸，而負載晶體管具有1400/5mi/mi的尺寸。為了保證對于連接和需要多個選擇晶體管的情況的良好的或非門特性，還可通過噴墨印刷來添加高達5個以上的負載晶體管，如圖1(b)所解說的。
[0090]圖4示出被分成混合互補部分和單極n-TFT部分的P2R0M指令發(fā)生器芯片的布局。 為了評價P2R〇M芯片，印刷指令以執(zhí)行運行的平均器算法(outnew=0 ? 5round( in+outoid))。 已經(jīng)為運行的平均器算法印刷前十二條線。不印刷指令發(fā)生器中的其它四條線并且因此導致N00P(不操作)命令。在將值存儲到輸出寄存器中之前，這些指令運行算法兩次。由于LSR 指令只在存儲到輸出寄存器中之后執(zhí)行，因此輸出代碼是7位代碼，其比6位輸入多一位更精確。圖5描繪P2R0M芯片在10V的電源電壓和650Hz的最大時鐘頻率處的準確行為。它生成寄存器選擇位和操作碼來驅(qū)動處理器核芯片以執(zhí)行運行的平均器算法。指令的次序還在圖 5中詳述。
[0091]最后，處理器核和P2R0M芯片連接。圖6示出兩個芯片在500Hz的時鐘頻率處連接時的測量結(jié)果。當輸入從〇切換到7 (十六進制)時，輸出在7、C和E之間求平均并且在E處保持恒定(十六進制)。[〇〇92]圖7示出RFID應(yīng)答器芯片的64位代碼發(fā)生器50的框圖的示例。代碼發(fā)生器50包括時鐘發(fā)生器51、3位二進制計數(shù)器52、8:1復用器53、8位線選擇框54、存儲定制識別代碼的64 位WORM存儲器55、以及輸出寄存器56。例如，識別代碼可在電路制作之后例如如上所述通過噴墨印刷或者通過激光切割來寫入存儲器。當向應(yīng)答器芯片供電時，時鐘信號60由時鐘發(fā)生器51生成。時鐘信號60用于為輸出寄存器56、3位二進制計數(shù)器52、以及8位線選擇電路54 計時。線選擇電路54具有內(nèi)部3位二進制計數(shù)器和3至8解碼器。該框選擇存儲器55中的一行八位，包括該代碼(這例如通過導通相應(yīng)的驅(qū)動晶體管來完成)。3位二進制計數(shù)器52驅(qū)動8: 1復用器53,該復用器選擇存儲器55中的一列八位。在所選行和所選列的交點處的數(shù)據(jù)位經(jīng)由復用器53傳輸?shù)捷敵黾拇嫫?6,該輸出寄存器將時鐘信號的上升沿上的該位發(fā)送到調(diào)制晶體管(在圖7中未示出)。在行中的所有八位已經(jīng)被傳送到輸出寄存器之后，3位二進制計數(shù)器52的三位還在8位線選擇框54中用于選擇新的行。以此方式，識別的所有位在向電路供電之后讀出。[〇〇93] 本公開的方法可用于修改WORM存儲器55的薄膜邏輯門電路。WORM存儲器55的每一列可例如包含如圖1(b)所示的邏輯門電路10,其中每一個選擇晶體管(驅(qū)動晶體管)對應(yīng)于存儲器矩陣的不同行。在制作電路之后且在將識別代碼寫入存儲器之后，如上所述通過順序地選擇行(即，順序地導通邏輯門電路10的單個選擇晶體管，隨后針對多個選擇晶體管中的每一個選擇晶體管)并且測量每一個邏輯門電路10的輸出電壓值(即，針對存儲器矩陣的每一列)來讀出存儲器。每一個輸出電壓值被解釋為邏輯電平，即邏輯1或邏輯0。如果從存儲器讀出的位(邏輯電平)不對應(yīng)于識別代碼的期望或預(yù)期位(邏輯電平)，附加負載元件則可連接到相應(yīng)的邏輯門電路10或者負載元件可與相應(yīng)的邏輯門電路10斷開。
[0094]以上描述詳述了本公開的特定實施例。然而，將領(lǐng)會無論上文在文本中如何詳細地顯現(xiàn)，本公開可以許多方式實踐。應(yīng)當注意，在描述本公開的特定特征或方面時特定術(shù)語的使用不應(yīng)用于暗示該術(shù)語在本文中重新定義以限于包括該術(shù)語相關(guān)聯(lián)的本公開的特征或方面的任何具體特性。
[0095]盡管以上詳細描述已經(jīng)示出、描述或指出如應(yīng)用于各個實施例的本發(fā)明的新穎性特征，但是將理解本領(lǐng)域技術(shù)人員可做出所解釋的器件或工藝的形式和細節(jié)的各種省略、 替換和改變，而不背離本發(fā)明。
【主權(quán)項】
1.一種薄膜電路的制造方法，所述方法包括:(a)獲取包括具有輸出的至少一個邏輯門電路的薄膜電路，所述至少一個邏輯門電路 包括多個驅(qū)動晶體管和多個負載元件，至少一個負載元件電連接到所述輸出；(b)將一系列預(yù)定電壓圖案順序地提供給所述多個驅(qū)動晶體管，電壓圖案包括在相應(yīng) 驅(qū)動晶體管的柵極和源極之間分別施加的一組電壓；(c)測量與所述一系列預(yù)定電壓圖案相對應(yīng)的所述至少一個邏輯門電路的一系列輸出 電壓值；(d)將所述一系列輸出電壓值與一系列相應(yīng)的預(yù)定參考輸出電壓值進行比較；(e)在輸出電壓值與相應(yīng)的預(yù)定參考輸出電壓值不匹配的情況下，調(diào)節(jié)電連接到所述 輸出的負載元件的數(shù)量;以及(f)重復步驟(b)至(e)，直至所述一系列輸出電壓值與所述一系列預(yù)定參考輸出電壓 值匹配。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述多個驅(qū)動晶體管的預(yù)定部分具有電連 接到所述至少一個邏輯門電路的所述輸出的漏極。3.根據(jù)權(quán)利要求1和2中的任一項所述的方法，其特征在于，所述多個負載元件是負載 晶體管，至少一個負載晶體管具有電連接到所述輸出的源極。4.根據(jù)在前權(quán)利要求中的任一項所述的方法，其特征在于，所述薄膜電路包括多個邏 輯門電路。5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述多個邏輯門電路是一寫多讀存儲器的 一部分，其中將一系列預(yù)定電壓圖案順序地提供給所述多個驅(qū)動晶體管包括隨后針對所述 多個驅(qū)動晶體管中的每一個驅(qū)動晶體管順序地導通所述多個驅(qū)動晶體管中的僅一個驅(qū)動 晶體管，并且其中測量一系列輸出電壓值包括讀出存儲在所述存儲器中的數(shù)據(jù)。6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述一寫多讀存儲器是指令發(fā)生器電路的 一部分，所述一寫多讀存儲器存儲通用微處理器的指令。7.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述一寫多讀存儲器是RFID電路的定制代 碼發(fā)生器的一部分，所述一寫多讀存儲器存儲識別代碼，其中將一系列預(yù)定電壓圖案提供 給所述多個驅(qū)動晶體管通過向所述RFID電路供電來發(fā)起，并且其中測量一系列輸出電壓值 包括讀出所述識別代碼。8.根據(jù)在前權(quán)利要求中的任一項所述的方法，進一步包括在獲取所述薄膜電路之前且 在提供所述一系列預(yù)定電壓圖案之前:基于統(tǒng)計數(shù)據(jù)估計使所述至少一個邏輯門電路的上拉電流與下拉電流匹配所需的負 載元件的數(shù)量；將電連接到所述至少一個邏輯門電路的所述輸出的負載元件的數(shù)量調(diào)節(jié)成負載元件 的估計數(shù)量。9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述統(tǒng)計數(shù)據(jù)包括從晶體管閾值電壓、晶 體管閾值電壓分布、載流子迀移率、載流子迀移率分布、柵極電容、柵極電容分布、柵極寬 度、柵極寬度分布、柵極長度、以及柵極長度分布中選擇的參數(shù)的測量。10.根據(jù)在前權(quán)利要求中的任一項所述的方法，其特征在于，調(diào)節(jié)電連接到所述至少一 個邏輯門電路的所述輸出的負載元件的數(shù)量包括:將一個附加負載元件連接到所述至少一個邏輯門電路的所述輸出。11.根據(jù)權(quán)利要求10所述的方法，其特征在于，將一個附加負載元件連接到所述至少一 個邏輯門電路的所述輸出包括:印刷所述負載元件和所述輸出之間的電連接。12.根據(jù)權(quán)利要求11所述的方法，其特征在于，印刷包括:噴墨印刷導電材料。13.根據(jù)權(quán)利要求1-9中的任一項所述的方法，其特征在于，調(diào)節(jié)電連接到所述至少一 個邏輯門電路的所述輸出的負載元件的數(shù)量包括:將一個負載元件與所述至少一個邏輯門 電路的所述輸出斷開。14.根據(jù)權(quán)利要求13所述的方法，其特征在于，將一個負載元件與所述輸出斷開包括: 通過激光切割來中斷所述負載元件和所述輸出之間的電連接。15.根據(jù)在前權(quán)利要求中的任一項所述的方法，其特征在于，所述負載元件從n型耗盡 負載薄膜晶體管、n型增強負載薄膜晶體管、p型耗盡負載薄膜晶體管、p型增強負載薄膜晶 體管、以及電阻器中選擇。
【文檔編號】H01L51/00GK105981106SQ201580008215
【公開日】2016年9月28日
【申請日】2015年2月11日
【發(fā)明人】K·J·R·明尼, G·基淋克, J·吉諾
【申請人】Imec 非營利協(xié)會, 荷蘭應(yīng)用自然科學研究組織Tno