基于雙通道頻率分集技術(shù)的信號(hào)處理器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于空中交通管制一次雷達(dá)領(lǐng)域，特別涉及一種基于雙通道頻率分集技術(shù)的信號(hào)處理器。
【背景技術(shù)】
[0002]目前的空中交通管制一次雷達(dá)領(lǐng)域中，多采用單通道頻率分集技術(shù)，即在一個(gè)發(fā)射周期內(nèi)發(fā)射一個(gè)窄、寬脈沖調(diào)頻信號(hào)，窄脈沖則作為近區(qū)補(bǔ)盲脈沖，但是此方法對(duì)目標(biāo)的盲速不具備檢測(cè)能力，當(dāng)目標(biāo)的多普勒頻移fd接近雷達(dá)脈沖重頻時(shí)產(chǎn)生盲速效應(yīng)，AMTD在頻域上無(wú)法識(shí)別整數(shù)倍重頻的動(dòng)目標(biāo)，只能輔助以脈組重頻變換，提高第一盲速，改善盲速響應(yīng)，但在波束寬度固定的情況下，脈組數(shù)越多對(duì)第一盲速改善越好，但脈組內(nèi)脈沖積累數(shù)減少，不利于信號(hào)相干積累。
【實(shí)用新型內(nèi)容】
[0003]本實(shí)用新型為了克服上述現(xiàn)有技術(shù)的不足，提供了一種結(jié)構(gòu)緊湊、設(shè)計(jì)合理的信號(hào)處理器。
[0004]為實(shí)現(xiàn)上述目的，本實(shí)用新型采用了以下技術(shù)措施:
[0005]一種基于雙通道頻率分集技術(shù)的信號(hào)處理器，包括發(fā)射波形產(chǎn)生模塊、雙通道數(shù)字接收機(jī)模塊以及雙通道信號(hào)處理器模塊，所述發(fā)射波形產(chǎn)生模塊的信號(hào)輸出端連接雙通道數(shù)字接收機(jī)模塊的信號(hào)輸入端，所述雙通道數(shù)字接收機(jī)模塊的信號(hào)輸出端連接雙通道信號(hào)處理器模塊的信號(hào)輸入端。
[0006]本實(shí)用新型還可以通過(guò)以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0007]優(yōu)選的，所述雙通道數(shù)字接收機(jī)模塊包括兩個(gè)獨(dú)立的接收通道，分別為第一接收通道和第二接收通道，所述第一接收通道和第二接收通道的信號(hào)輸入端均連接頻率分集發(fā)射激勵(lì)信號(hào)波形經(jīng)天饋系統(tǒng)輸出的回波信號(hào)，第一接收通道和第二接收通道的信號(hào)輸出端均連接雙通道信號(hào)處理器模塊的信號(hào)輸入端。
[0008]優(yōu)選的，所述雙通道信號(hào)處理器模塊包括時(shí)鐘產(chǎn)生單元、信號(hào)處理單元、信號(hào)頻率分集合成單元、存儲(chǔ)器單元以及外設(shè)接口，所述時(shí)鐘產(chǎn)生單元的信號(hào)輸出端分別連接信號(hào)處理單元、信號(hào)頻率分集合成單元、存儲(chǔ)器單元的信號(hào)輸入端，所述信號(hào)處理單元與信號(hào)頻率分集合成單元之間雙向通信連接，所述存儲(chǔ)器單元分別與信號(hào)處理單元、信號(hào)頻率分集合成單元之間雙向通信連接，所述信號(hào)處理單元與外設(shè)接口之間雙向通信連接，所述信號(hào)處理單元的信號(hào)輸入端連接第一接收通道、第二接收通道的信號(hào)輸出端。
[0009]優(yōu)選的，所述信號(hào)處理單元包括如下組成部分:
[0010]第一 FPGA芯片，所述第一 FPGA芯片的信號(hào)輸入端連接第一接收通道的信號(hào)輸出端，所述第一 FPGA芯片的信號(hào)輸入端分別連接時(shí)鐘產(chǎn)生單元、信號(hào)頻率分集合成單元的信號(hào)輸出端，所述第一 FPGA芯片與存儲(chǔ)器單元之間雙向通信連接，所述第一 FPGA芯片還與信號(hào)頻率分集合成單元之間通過(guò)地址數(shù)據(jù)總線雙向通信連接，第一 FPGA芯片的信號(hào)輸出端連接外設(shè)接口的信號(hào)輸入端；
[0011]第二 FPGA芯片，所述第二 FPGA芯片的信號(hào)輸入端連接第二接收通道的信號(hào)輸出端，所述第二 FPGA芯片的信號(hào)輸入端分別連接時(shí)鐘產(chǎn)生單元、信號(hào)頻率分集合成單元的信號(hào)輸出端，所述第二 FPGA芯片分別與存儲(chǔ)器單元、第一 FPGA芯片之間雙向通信連接，第二FPGA芯片還與信號(hào)頻率分集合成單元之間通過(guò)地址數(shù)據(jù)總線雙向通信連接，所述第二FPGA芯片與外設(shè)接口之間雙向通信連接。
[0012]優(yōu)選的，所述存儲(chǔ)器單元包括如下組成部分:
[0013]第一 SRAM、第二 SRAM，所述第一 SRAM、第二 SRAM分別與第一 FPGA芯片之間通過(guò)地址數(shù)據(jù)總線雙向通信連接；
[0014]第三SRAM、第四SRAM，所述第三SRAM、第四SRAM分別與第二 FPGA芯片之間通過(guò)地址數(shù)據(jù)總線雙向通信連接；
[0015]SDRAM存儲(chǔ)器、FLASH存儲(chǔ)器，所述SDRAM存儲(chǔ)器的信號(hào)輸入端連接時(shí)鐘產(chǎn)生單元的信號(hào)輸出端，所述SDRAM存儲(chǔ)器、FLASH存儲(chǔ)器均與信號(hào)頻率分集合成單元、第一 FPGA芯片、第二 FPGA芯片之間通過(guò)地址數(shù)據(jù)總線雙向通信連接。
[0016]進(jìn)一步的，所述信號(hào)頻率分集合成單元為DSP芯片，所述DSP芯片為美國(guó)AnalogDevices公司生產(chǎn)的TS2系列芯片。
[0017]進(jìn)一步的，所述第一 FPGA芯片、第二 FPGA芯片的芯片型號(hào)均為美國(guó)ALTERA公司生產(chǎn)的EP4SGX360系列芯片。
[0018]本實(shí)用新型的有益效果在于:
[0019]I)、本實(shí)用新型包括發(fā)射波形產(chǎn)生模塊、雙通道數(shù)字接收機(jī)模塊以及雙通道信號(hào)處理器模塊，所述發(fā)射波形產(chǎn)生模塊的信號(hào)輸出端連接雙通道數(shù)字接收機(jī)模塊的信號(hào)輸入端，所述雙通道數(shù)字接收機(jī)模塊的信號(hào)輸出端連接雙通道信號(hào)處理器模塊的信號(hào)輸入端，采用雙通道頻率分集設(shè)計(jì)，當(dāng)一路接收波形信號(hào)在信號(hào)處理器內(nèi)陷入盲速區(qū)，另一路接收波形信號(hào)能夠有效地跳出盲速區(qū)，提高檢測(cè)概率，有效地解決盲速效應(yīng)，而且本實(shí)用新型的結(jié)構(gòu)緊湊、設(shè)計(jì)合理、數(shù)據(jù)處理速度快。
[0020]值得特別指出的是:本實(shí)用新型只保護(hù)由上述物理部件以及連接各個(gè)物理部件之間的線路所構(gòu)成的裝置或者物理平臺(tái)，而不涉及其中的軟件部分。
[0021]2)、所述雙通道信號(hào)處理器模塊包括兩片型號(hào)為EP4SGX360的FPGA芯片，具有運(yùn)算速度快、存儲(chǔ)空間大的特點(diǎn)，使本實(shí)用新型的結(jié)構(gòu)簡(jiǎn)單、通用性好、實(shí)時(shí)性強(qiáng)。
【附圖說(shuō)明】
[0022]圖1為本實(shí)用新型的雙通道信號(hào)處理器模塊原理圖；
[0023]圖2為本實(shí)用新型的頻率分集發(fā)射激勵(lì)信號(hào)波形；
[0024]圖3為本實(shí)用新型的第一接收波形信號(hào)；
[0025]圖4為本實(shí)用新型的第二接收波形信號(hào)；
[0026]圖5為本實(shí)用新型頻率分集合成的信號(hào)處理流程圖。
[0027]圖中的附圖標(biāo)記含義如下:
[0028]10—時(shí)鐘產(chǎn)生單元 20—信號(hào)處理單元21—第一 FPGA芯片
[0029]22—第二 FPGA芯片 30—信號(hào)頻率分集合成單元
[0030]31—第一 SRAM32—第二 SRAM33—第三 SRAM
[0031]34—第四 SRAM35 — SDRAM 存儲(chǔ)器36—FLASH 存儲(chǔ)器
[0032]fl 一第一射頻信號(hào)f2—第二射頻信號(hào)f3—第三射頻信號(hào)
[0033]f 4—第四射頻信號(hào)
【具體實(shí)施方式】
[0034]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0035]本實(shí)用新型包括發(fā)射波形產(chǎn)生模塊、雙通道數(shù)字接收機(jī)模塊以及雙通道信號(hào)處理器模塊，所述發(fā)射波形產(chǎn)生模塊的信號(hào)輸出端連接雙通道數(shù)字接收機(jī)模塊的信號(hào)輸入端，所述雙通道數(shù)字接收機(jī)模塊的信號(hào)輸出端連接雙通道信號(hào)處理器模塊的信號(hào)輸入端。
[0036]所述雙通道數(shù)字接收機(jī)模塊包括兩個(gè)獨(dú)立的接收通道，分別為第一接收通道和第二接收通道，所述第一接收通道和第二接收通道的信號(hào)輸入端均連接發(fā)射波形產(chǎn)生模塊的信號(hào)輸出端，信號(hào)輸出端均連接雙通道信號(hào)處理器模塊的信號(hào)輸入端。
[0037]如圖1所示，所述雙通道信號(hào)處理器模塊包括時(shí)鐘產(chǎn)生單元10、信號(hào)處理單元20、信號(hào)頻率分集合成單元30、存儲(chǔ)器單元以及外設(shè)接口，第一 FPGA芯片21、第二 FPGA芯片22組成信號(hào)處理單元20，第一 SRAM31、第二 SRAM32、第三SRAM33、第四SRAM34、SDRAM存儲(chǔ)器35、FLASH存儲(chǔ)器36組成存儲(chǔ)器單元；
[0038]所述第一 FPGA芯片21，所述第一 FPGA芯片21用于接收第一接收波形信號(hào)，所述第一 FPGA芯片21的信號(hào)輸入端分別連接時(shí)鐘產(chǎn)生單元10、信號(hào)頻率分集合成單元30的信號(hào)輸出端，所述第一 FPGA芯片21與存儲(chǔ)器單元之間雙向通信連接，所述第一 FPGA芯片21還與信號(hào)頻率分集合成單元30之間通過(guò)地址數(shù)據(jù)總線雙向通信連接，其信號(hào)輸出端連接外設(shè)接口的信號(hào)輸入端；
[0039]所述第二 FPGA芯片22，所述第二 FPGA芯片22用于接收第二接收波形信號(hào)，所述第二 FPGA芯片22的信號(hào)輸入端分別連接時(shí)鐘產(chǎn)生單元10、信號(hào)頻率分集合成單元30的信號(hào)輸出端，所述第二 FPGA芯片22分別與存儲(chǔ)器單元、第一 FPGA芯片21之間雙向通信連接，第二 FPGA芯片22還與信號(hào)頻率分集合成單元30之間通過(guò)32位地址、64位數(shù)據(jù)總線雙向通信連接，所述第二 FPGA芯片22與外設(shè)接口之間通過(guò)PCI總線雙向通信連接；
[0040]所述第一 SRAM31、第二 SRAM32，所述第一 SRAM31、第二 SRAM32均用于存儲(chǔ)來(lái)自第一 FPGA芯片21的數(shù)據(jù)地址信息，并分別與第一 FPGA芯片21之間通過(guò)21位地址、36位數(shù)據(jù)總線雙向通信連接；所述第三SRAM33、第四SRAM34，所述第三SRAM33、第四SRAM34均用于存儲(chǔ)來(lái)自第二 FPGA芯片22的數(shù)據(jù)地址信息，并分別與第二 FPGA芯片22之間通過(guò)21位地址、36位數(shù)據(jù)總線雙向通信連接；所述SDRAM存儲(chǔ)器35、FLASH存儲(chǔ)器36，所述SDRAM存儲(chǔ)器35的信號(hào)輸入端連接時(shí)鐘產(chǎn)生單元10的信號(hào)輸出端，所述SDRAM存儲(chǔ)器35、FLASH存儲(chǔ)器36均與信號(hào)頻率分集合成單元30、第一 FPGA芯片21、第二 FPGA芯片22之間通過(guò)32位地址、64位數(shù)據(jù)總線雙向通信連接。
[0041]所述信號(hào)頻率分集合成單