專利名稱：多通道高速數(shù)據(jù)處理器及處理方法
技術領域：
本發(fā)明設備是一種無線網絡安全領域的高速數(shù)據(jù)處理設備，它采用現(xiàn)場可編程門陣列(FPGA)為基礎平臺，是一種多通道高速數(shù)據(jù)處理系統(tǒng)。
背景技術：
高速分組數(shù)據(jù)、多媒體數(shù)據(jù)和Internet等業(yè)務的應用推動著碼分多址(CDMA)從IS-95向CDMA2000 1X升級。國際標準化組織3GPP2制定了CDMA2000 1X分組數(shù)據(jù)網絡的相關標準，采用了IETF在移動IP技術上已有的工作成果，使網絡具有快速提供IP接入的能力、與其他IP網的互通能力、更好的漫游能力及私有網絡的IP業(yè)務能力，并且使系統(tǒng)具有提供144Kbps、384Kbps和2Mbps接入速率及簡單IP和移動IP業(yè)務功能。
在CDMA2000 1X網絡中，移動臺MS或移動手機與分組數(shù)據(jù)服務節(jié)點(PDSN)之間采用端對端協(xié)議(PPP)協(xié)議作為數(shù)據(jù)鏈路協(xié)議。對于從廣域網到移動節(jié)點的IP包，分組數(shù)據(jù)服務節(jié)點會將它對應到一個具體的端對端協(xié)議連接上，通過查找目的移動手機的IP地址與相對應A10連接的映射關系，將IP包發(fā)送給移動手機終端；對于從一個已經注冊的手機終端的歸屬代理家鄉(xiāng)代理(HA)收到一個IP包時，分組數(shù)據(jù)服務節(jié)點可以根據(jù)HA的IP地址和手機終端的IP地址找到相應的R-P連接，發(fā)送數(shù)據(jù)包；對于來自移動手機的IP數(shù)據(jù)包，手機終端將它封裝在端對端協(xié)議數(shù)據(jù)包中向網絡發(fā)送，經過無線空中接口和基站傳輸后，再由基站控制器的分組控制功能(PCF)部件將移動終端的端對端協(xié)議數(shù)據(jù)封裝在通用路由協(xié)議(GRE)隧道中向分組數(shù)據(jù)服務節(jié)點傳送，然后由網絡側的分組數(shù)據(jù)服務節(jié)點對隧道封裝數(shù)據(jù)包進行解包、重新組裝處理后路由到網絡側的IP骨干網，或通過反向隧道發(fā)送到其歸屬代理HA處。
基于網絡處理器的移動互聯(lián)網內容監(jiān)管設備在攔截、過濾和分析CDMA分組數(shù)據(jù)域的信息時，需要將端對端協(xié)議的高速數(shù)據(jù)鏈路控制協(xié)議(HDLC)幀連成一個完整的數(shù)據(jù)包，這時需要對高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)幀轉義或反轉義，恢復出原始的數(shù)據(jù)。但如果這種工作交由網絡處理器完成，必將加大系統(tǒng)的開銷，極大影響系統(tǒng)的性能。

發(fā)明內容
技術問題本發(fā)明的目的是提供一種多通道高速數(shù)據(jù)處理系統(tǒng)，我們設計了多通道高速數(shù)據(jù)處理系統(tǒng)來輔助主機工作，從而實現(xiàn)移動互聯(lián)網內容監(jiān)管數(shù)據(jù)的高速實時處理，減少主機的負擔，提高效率。
技術方案本發(fā)明采用外加現(xiàn)場可編程門陣列協(xié)處理器的方式完成多路異步高速數(shù)據(jù)鏈路控制協(xié)議處理功能，并通過4倍數(shù)據(jù)速率(QDR)接口與主機通信，將原來由軟件處理的一些工作由硬件來完成，減少主機的負擔，提高效率。
隨著微電子技術的發(fā)展，現(xiàn)場可編程門陣列器件得到了飛速發(fā)展，由于該器件具有工作速度快、集成度高和現(xiàn)場可編程等特點，因而在數(shù)字信號處理中得到了廣泛的應用。本發(fā)明基于高速數(shù)據(jù)鏈路控制協(xié)議的基本原理，在Xilinx公司的現(xiàn)場可編程門陣列芯片Spartan系列器件(XC3S2000-4FG676C)完成了本發(fā)明的設計。高速數(shù)據(jù)鏈路控制協(xié)議是一個面向位的協(xié)議，支持半雙工和全雙工通信，它被廣泛應用與數(shù)據(jù)通信領域，是其他許多數(shù)據(jù)鏈路控制協(xié)議的技術。它具有很強的差錯檢錯、高效和同步傳輸?shù)奶攸c。目前許多網絡路由設備和交換機均利用高速數(shù)據(jù)鏈路控制協(xié)議作為其鏈路協(xié)議。
本發(fā)明高速數(shù)據(jù)處理器主要對來自主機的多路高速數(shù)據(jù)鏈路控制協(xié)議幀進行并行的解封裝和端對端協(xié)議包反轉義處理，最后將結果反饋主機進行下一步的重組和協(xié)議處理，從而緩解了主機負擔過重，系統(tǒng)開銷過大的壓力，保證了整個移動互聯(lián)網監(jiān)控系統(tǒng)的高速運轉。本發(fā)明提出的多通道高速數(shù)據(jù)處理系統(tǒng)，一方面遵循了IEEE的國際標準，實現(xiàn)了標準規(guī)定的基本功能——高速數(shù)據(jù)鏈路控制協(xié)議幀的轉義/反轉義以及循環(huán)冗余碼效驗(CRC)校驗；另一方面還提供了可擴展的、靈活借口，根據(jù)以后的實際需要，對處理器進行擴展；另外，該處理器設計完畢后，可以通過在現(xiàn)已開發(fā)的軟件或硬件上稍加修改，可以將該處理器改造為其他通信產品，例如幀中繼系統(tǒng)，綜合服務數(shù)字網(ISDN)，X.25數(shù)據(jù)網，骨干和邊緣路由器等各種數(shù)據(jù)環(huán)境網環(huán)境中，所以本高速數(shù)據(jù)鏈路控制協(xié)議處理器仍有相當廣泛的應用前景。
本發(fā)明設備的結構如下
本發(fā)明包含現(xiàn)場可編程門陣列硬件模塊，4倍數(shù)據(jù)速率接口模塊，可編程只讀存儲器程序配置模塊和軟件系統(tǒng)模塊等四個部分。其中1、現(xiàn)場可編程門陣列硬件模塊采用200萬門現(xiàn)場可編程門陣列，作為主機的協(xié)處理器，在該設備中居于核心地位?，F(xiàn)場可編程門陣列與4倍數(shù)據(jù)速率接口之間通過LA_1協(xié)議進行通信。I/O電平輸出遵循HSTL_1_DCI(1.5V)標準，為此需提供額外的0.75V參考電平?，F(xiàn)場可編程門陣列通過與Flash可編程只讀存儲器(FLASH PROM)之間的串行接口接受配置信息，此外，還可以通過JTAG接口直接對現(xiàn)場可編程門陣列進行配置和調試。上電后，現(xiàn)場可編程門陣列自行向可編程只讀存儲器(PROM)中讀取數(shù)據(jù)，在工作狀態(tài)時還可以通過重置信號進行重新配置。
2、4倍數(shù)據(jù)速率接口模塊連接主板和該設備，為該設備提供與主機之間的通信和數(shù)據(jù)交互。此外，該設備的所有供電都由該接口提供。
(1)內部集成電路總線接口，接口通過內部集成電路(I2C)總線訪問卡上的內部集成電路E2PROM來獲取該設備識別符、工作電平和溫度等設備信息，從而識別該設備。
(2)4倍數(shù)據(jù)速率接口，該設備的16位數(shù)據(jù)接口在雙時鐘驅動下倍頻成為邏輯32位?？偩€提供可同時工作的四倍速輸入輸出端口和24位地址線寬。
(3)JTAG調試接口，雖然LA_1標準中包含JTAG接口，但僅限于提供測試接口(不支持對可編程只讀存儲器和現(xiàn)場可編程門陣列的燒寫)，所以在設計中另外引入了JTAG插槽，通過PC機直接下載程序到可編程只讀存儲器。
(4)外圍供電模塊，4倍數(shù)據(jù)速率接口為該設備提供+3.3V、+1.8V和+1.5V直流電壓。除此以外，諸如2.5V、1.2V、0.75V電壓都由該設備通過+3.3V本地生成。
3、可編程只讀存儲器程序配置模塊(1)內部集成電路總線可編程只讀存儲器電路，記錄協(xié)處理器設備信息，包括設備ID、工作電平和溫度等參數(shù)，系統(tǒng)啟動時，4倍數(shù)據(jù)速率接口通過內部集成電路總線對其進行檢測以識別該設備。此外，內部集成電路可編程只讀存儲器本身還支持口令加密和密碼保護。
(2)Flash可編程只讀存儲器電路，在上電時自動對現(xiàn)場可編程門陣列進行配置，其配置方式分主從兩種模式，其主要區(qū)別在于配置時鐘信號源的不同。在現(xiàn)場可編程門陣列主控模式中，現(xiàn)場可編程門陣列為可編程只讀存儲器提供配置時鐘信號，在現(xiàn)場可編程門陣列受控模式中，由外部晶振提供配置時鐘信號。
4、軟件系統(tǒng)模塊軟件系統(tǒng)模塊實現(xiàn)整個現(xiàn)場可編程門陣列的多通道數(shù)據(jù)處理功能。各驅動模塊均采用動態(tài)模塊加載的方式編寫。
軟件系統(tǒng)模塊主要包括了以下的幾個部分隊列調度模塊，接收數(shù)據(jù)緩存模塊、發(fā)送數(shù)據(jù)緩存模塊、高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模、幀效驗序列模塊。
在結構上，該處理器具體包括以下的四個模塊現(xiàn)場可編程門陣列硬件模塊，4倍數(shù)據(jù)速率接口模塊，可編程只讀存儲器程序配置模塊和軟件系統(tǒng)模塊；所述4倍數(shù)據(jù)速率接口模塊包括內部集成電路總線接口、4倍數(shù)據(jù)速率接口、JTAG接口、外圍供電模塊，現(xiàn)場可編程門陣列硬件模塊通過4倍數(shù)據(jù)速率接口連接外部的主機、通過電源線與外圍供電模塊連接、通過JTAG接口與可編程只讀存儲器程序配置模塊中的Flash可編程只讀存儲器電路相接，F(xiàn)lash可編程只讀存儲器電路還通過JTAG接口與外部的PC機相接；可編程只讀存儲器程序配置模塊中的內部集成電路總線可編程只讀存儲器電路通過內部集成電路總線接口連接外部的主機；軟件系統(tǒng)模塊，包括了隊列調度模塊，接收數(shù)據(jù)緩存模塊、發(fā)送數(shù)據(jù)緩存模塊、高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模、幀效驗序列模塊，模塊與模塊之間通過信號傳遞連接在一起。軟件系統(tǒng)模塊駐留在可編程只讀存儲器程序配置模塊中，系統(tǒng)工作后，程序被加載到現(xiàn)場可編程門陣列硬件模塊中，而通過4倍數(shù)據(jù)速率接口模塊與主機的程序連接在一起。
現(xiàn)場可編程門陣列硬件模塊采用200萬門“XC3S2000”現(xiàn)場可編程門陣列作為主機的協(xié)處理器。4倍數(shù)據(jù)速率接口模塊中，外圍供電模塊采用了“TPS75525”電壓轉換芯片；在生成1.2v電壓時，采用了“TPS54312”電壓轉換芯片；在生成0.75V電壓時，采用“MAX1589EZTAFJ”芯片?？删幊讨蛔x存儲器程序配置模塊中，采用內部集成電路總線可編程只讀存儲器電路記錄本發(fā)明的有關信息，包括設備識別符、工作電平和溫度等參數(shù)，主機通過內部集成電路總線可編程只讀存儲器電路進行檢測以識別多通道高速數(shù)據(jù)處理器，內部集成電路總線可編程只讀存儲器電路本身還支持口令加密和密碼保護?？删幊讨蛔x存儲器程序配置模塊中，采用Flash可編程只讀存儲器電路在上電時自動對現(xiàn)場可編程門陣列硬件模塊進行配置，有主控模式和被控模式兩種。
多通道高速數(shù)據(jù)處理器的高速數(shù)據(jù)處理方法是軟件系統(tǒng)模塊中，首先由網絡處理器發(fā)出讀寫信息和數(shù)據(jù)信息，隊列調度模塊從網絡處理器獲取讀寫及其數(shù)據(jù)信息，接收模塊從隊列調度模塊獲取相應的寫命令后，對緩沖區(qū)進行相應的寫操作，以便于高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模的處理，處理后的控制信號有效幀信號、轉義信號及其處理器輸出數(shù)據(jù)一并傳入幀效驗序列模塊，經校驗后產生控制信號寫緩沖信號，幀尾信號，效驗錯誤信號及其效驗后數(shù)據(jù)，傳入發(fā)送數(shù)據(jù)緩存模塊，綜合處理判斷后將數(shù)據(jù)寫入緩沖區(qū)，結合隊列調度模塊的讀信息，通過對該緩沖區(qū)的讀操作將處理后的數(shù)據(jù)輸出。軟件系統(tǒng)模塊對每個通道的數(shù)據(jù)進行幀頭搜索、循環(huán)冗余碼校驗、反轉義、丟棄序列的檢測、幀長的監(jiān)測以及幀尾的搜索，一旦檢測到某一幀當前傳輸?shù)男畔⑽粩?shù)達到最大幀長或檢測到丟棄序列時，狀態(tài)機對當前幀的處理結束，并重新對新的一幀進行幀頭搜索，而當前幀中的剩余數(shù)據(jù)將不被處理。軟件系統(tǒng)模塊同時處理高達128通道并行傳輸?shù)母咚贁?shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)流，它的實現(xiàn)是采用時分復用的方式，其中通道狀態(tài)存儲器是實現(xiàn)時分復用的關鍵，每一個通道在該通道狀態(tài)存儲器之中都有一塊固定的存儲空間，用以存儲該通道的數(shù)據(jù)處理情況，即通道狀態(tài)信息，為每一個通道每一段需要被處理的數(shù)據(jù)分配一段長度一定的時間片，每個時間片結束時，當前通道最新的狀態(tài)信息將被存入通道狀態(tài)存儲器中的相應存儲空間，當新的一段數(shù)據(jù)到達時，此段數(shù)據(jù)所屬的通道在上一個時間片內被刷新的狀態(tài)信息將從通道狀態(tài)存儲器中讀出并加載到狀態(tài)機中，為新一輪的數(shù)據(jù)處理做準備。
有益效果本發(fā)明多通道高速數(shù)據(jù)處理設備達到了良好功能特性實現(xiàn)了RFC1662規(guī)定的高速數(shù)據(jù)鏈路控制協(xié)議功能，實現(xiàn)了標志字檢測、轉義/反轉義、幀效驗序列(FCS)功能，同時具有可擴展性和靈活性的特點，方便以后的升級擴展；本發(fā)明設備還通過增加接收和發(fā)送模塊實現(xiàn)多通道并行處理高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)，提高了處理器的效率；通過把4倍數(shù)據(jù)速率接口的地址總線作為控制信號利用，實現(xiàn)了總線復用，提高了總線利用率。
本發(fā)明主要是基于移動互聯(lián)網內容監(jiān)管設備中高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包的高速數(shù)據(jù)處理的現(xiàn)場可編程門陣列實現(xiàn)。本發(fā)明在硬件實現(xiàn)方面提出了新的設計結構和實現(xiàn)方法；在功能上實現(xiàn)了高速數(shù)據(jù)鏈路控制協(xié)議幀的轉義/反轉義、循環(huán)冗余碼校驗功能、幀頭幀尾的搜索及其去除，尤其關鍵的是通過與主機的通信，實現(xiàn)了多個用戶同時在線時端對端協(xié)議包的處理，并達到了200Mbps的高速處理能力。在功能上實現(xiàn)了移動互聯(lián)網內容監(jiān)管系統(tǒng)中端對端協(xié)議包的高速處理。


圖1基于現(xiàn)場可編程門列陣的多通道高速數(shù)據(jù)處理設備結構框圖；圖24倍數(shù)據(jù)速率接口模塊2示意圖；圖3Flash可編程只讀存儲器電路3.2與現(xiàn)場可編程門陣列硬件模塊1連接圖；圖4可編程只讀存儲器程序配置模塊3配置流程圖；圖5軟件模塊連接圖；圖6本發(fā)明設備的軟件狀態(tài)圖；圖7單通道高速數(shù)據(jù)處理器狀態(tài)轉移圖。
以上的圖中有現(xiàn)場可編程門陣列硬件模塊1，4倍數(shù)據(jù)速率接口模塊2，可編程只讀存儲器程序配置模塊3和軟件系統(tǒng)模塊4；內部集成電路總線接口2.1、4倍數(shù)據(jù)速率接口2.2、JTAG調試接口2.3、外圍供電模塊2.4；內部集成電路總線可編程只讀存儲器電路3.1和Flash可編程只讀存儲器電路3.2；隊列調度模塊4.1，接收數(shù)據(jù)緩存模塊4.2、發(fā)送數(shù)據(jù)緩存模塊4.3、高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模4.4、幀效驗序列模塊4.5。
具體實施例方式
以下結合附圖，對本發(fā)明設備各個模塊的結構和流程進行詳細說明。
本發(fā)明設備是一種基于現(xiàn)場可編程門陣列的多通道高速數(shù)據(jù)處理設備。
如圖1所示本發(fā)明的系統(tǒng)架構可知，該處理器具體包括以下的四個模塊現(xiàn)場可編程門陣列硬件模塊1，4倍數(shù)據(jù)速率接口模塊2，可編程只讀存儲器程序配置模塊3和軟件系統(tǒng)模塊4；所述4倍數(shù)據(jù)速率接口模塊2包括內部集成電路總線接口2.1、4倍數(shù)據(jù)速率接口2.2、JTAG接口2.3、外圍供電模塊2.4，現(xiàn)場可編程門陣列硬件模塊1通過4倍數(shù)據(jù)速率接口2.2連接外部的主機、通過電源線與外圍供電模塊2.4連接、通過JTAG接口2.3與可編程只讀存儲器程序配置模塊3中的Flash可編程只讀存儲器電路3.2相接，F(xiàn)lash可編程只讀存儲器電路3.2還通過JTAG接口2.3與外部的PC機相接；可編程只讀存儲器程序配置模塊3中的內部集成電路總線可編程只讀存儲器電路3.1通過內部集成電路總線接口2.1連接外部的主機；軟件系統(tǒng)模塊4，包括了隊列調度模塊4.1，接收數(shù)據(jù)緩存模塊4.2、發(fā)送數(shù)據(jù)緩存模塊4.3、高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模4.4、幀效驗序列模塊4.5，模塊與模塊之間通過信號傳遞連接在一起。軟件系統(tǒng)模塊4駐留在可編程只讀存儲器程序配置模塊3中，系統(tǒng)工作后，程序被加載到現(xiàn)場可編程門陣列硬件模塊1中，而通過4倍數(shù)據(jù)速率接口模塊2與主機的程序連接在一起。
本發(fā)明處理器采用200萬門Spartan3 XC3S2000現(xiàn)場可編程門陣列?，F(xiàn)場可編程門陣列達到200Mbps的處理速度，接入接口部分與主機之間采用標準內部集成電路方式完成信號連接和時序匹配過程；采用數(shù)字控制阻抗匹配(DCI)技術在現(xiàn)場可編程門陣列內部實現(xiàn)的I/O信號線短接；2M系統(tǒng)門結構、320K分布式RAM、720K Block RAM、40個專用乘法器、4組數(shù)字時鐘管理結構(DCM)可以對外提供4個不同的時鐘信號、最高可達565個用戶I/O最高可達270對差分信號對、支持18種單行I/O標準和8種差分I/O標準。本系統(tǒng)的設計中，采用LA_14倍數(shù)據(jù)速率接口模塊2連接主機和本發(fā)明設備，為本發(fā)明設備提供與主機之間的通信和數(shù)據(jù)交互。此外，本發(fā)明設備的所有供電都由該接口提供。內部集成電路總線接口2.1通過內部集成電路總線訪問卡上的I2C E2PROM來獲取本發(fā)明設備的識別符、工作電平和溫度等設備信息，從而識別本發(fā)明設備。4倍數(shù)據(jù)速率接口2.2的16位數(shù)據(jù)接口在雙時鐘驅動下倍頻成為邏輯32位，它運用LA_1協(xié)議，在實際運用中選擇和定制的空間較大；JTAG調試接口2.3僅限于提供測試接口(不支持對可編程只讀存儲器和現(xiàn)場可編程門陣列的燒寫)，所以在設計中另外引入了JTAG插槽，通過PC機直接下載程序到可編程只讀存儲器；外圍供電模塊2.4在生成2.5V電壓時，我們采用了TI的TPS75525電壓轉換芯片，5Pin TO-263(KTT)封裝；在生成1.2v電壓時，我們采用了TI的TPS54312電壓轉換芯片，20Pin PWP封裝；在生成0.75V電壓時，我們采用MAX1589EZTAFJ，TDFN封裝；采用內部集成電路總線可編程只讀存儲器電路3.1記錄本發(fā)明設備信息，包括設備識別符、工作電平和溫度等參數(shù)。此外，內部集成電路總線可編程只讀存儲器電路3.1本身還支持口令加密和密碼保護；采用Flash可編程只讀存儲器電路3.2在上電時自動對現(xiàn)場可編程門陣列進行配置，有主控模式和被控模式兩種。
與本發(fā)明設備相關聯(lián)的外部設備主要有主機和PC。本發(fā)明設備通過一個114管腳的插座連接主機，接口信號遵循LA_1協(xié)議，此外本發(fā)明設備的供電也通過該插座引入。與外部計算機之間的連接主要通過JTAG接口，通過該接口調試和燒寫現(xiàn)場可編程門陣列以及可編程只讀存儲器。在對現(xiàn)場可編程門陣列的訪問中，JTAG模式享有最高優(yōu)先級。
在我們的發(fā)明設備上還設計了針對現(xiàn)場可編程門陣列的硬件復位和軟件復位端口，硬件復位通過對現(xiàn)場可編程門陣列PROG_B管腳置位來清除配置存儲區(qū)內存，然后可通過JTAG模式重新燒寫或可編程只讀存儲器重新進行自動配置。軟件復位端口主要用于程序的復位和調試，其功能可由用戶自行定義。
現(xiàn)場可編程門陣列的工作時鐘由40MHz板載晶振提供，也可以采用114插槽提供的200MHz 4倍數(shù)據(jù)速率接口時鐘，以上兩種時鐘都由全局時鐘端口引入，在現(xiàn)場可編程門陣列內部通過數(shù)字時鐘管理結構模塊進行分頻和倍頻生成系統(tǒng)時鐘。
以下對各個模塊進行展開說明。
1、現(xiàn)場可編程門陣列硬件模塊1(1)現(xiàn)場可編程門陣列硬件模塊1的配置模式我們采用的Spartan現(xiàn)場可編程門陣列兼容多種配置模式，各配置模式的選擇通過撥碼開關對模式管腳高低電平的設置來實現(xiàn)的。不同模式對應的管腳電平配置見下表1

表1各模式對應的MODE管腳配置說明JTAG模式不受模式選擇的制約而始終可用，為其分配選擇模式只是為了防止在配置過程中同其他的配置方式發(fā)生沖突。
現(xiàn)場可編程門陣列硬件模塊1的系統(tǒng)資源在單板設計中，我們采用了Xilinx公司的Spartan3 XC3S2000現(xiàn)場可編程門陣列，其主要硬件參數(shù)如下2M系統(tǒng)門結構；320K分布式RAM、720K Block RAM；40個專用乘法器；4組數(shù)字時鐘管理結構，可以對外提供4個不同的時鐘信號；最高可達565個用戶I/O；最高可達270對差分信號對；支持18種單行I/O標準和8種差分I/O標準。
現(xiàn)場可編程門陣列的I/O分為8個Bank，每個Bank的I/O輸出供電相對獨立，原則上能同時支持8種不同的I/O標準。
(2)現(xiàn)場可編程門陣列硬件模塊1的供電說明現(xiàn)場可編程門陣列的供電主要分為以下幾個部分現(xiàn)場可編程門陣列核心供電Vccint；現(xiàn)場可編程門陣列輔助供電Vccaux；輸出驅動電平Vcco；輸入?yún)⒖茧娖絍ref。
其中，有的電壓如Vccint和Vccaux相對固定，其他的電壓隨與之對應的Bank所采用的I/O標準而變化。在上電是，各電平必須滿足相應的要求。在本設計中，Bank1到Bank3由于采用了與4倍數(shù)據(jù)速率接口一致的HSTL_I標準，所以在這些Bank中必須采用1.5Vcco和0.75V Vref。
在本設計中，Bank1到Bank3由于采用了與4倍數(shù)據(jù)速率接口一致的HSTL_I標準，所以在這些Bank中必須采用1.5Vcco和0.75V Vref。詳細的電平配置如下表所示

表2現(xiàn)場可編程門陣列輸入電平列表數(shù)字控制阻抗匹配技術是在現(xiàn)場可編程門陣列內部實現(xiàn)的I/O信號線端接，對于不同的I/O標準往往有不同的實現(xiàn)方法，主要通過向現(xiàn)場可編程門陣列各Bank的VRN和VRP管腳提供上拉或者下拉的參考電阻，現(xiàn)場可編程門陣列根據(jù)各Bank對應的端接方式和提供的特征阻抗值向各I/O管腳提供數(shù)字控制阻抗匹配。
在本設計中，主要針對HSTL_I標準配置數(shù)字控制阻抗匹配，HSTL_I標準在作為信號輸出時不啟動端接，在作為信號輸入時啟用端接，而且是包含上拉和下拉參考電阻的雙端接形式。
現(xiàn)場可編程門陣列硬件模塊1的電路上還包括直流1.2V為現(xiàn)場可編程門陣列模塊供電、2.5V外圍供電和0.75V參考電壓三個外圍直流電壓轉換電路以及40MHz全局時鐘信號發(fā)生單元和重置開關電路等幾個外圍電路。其中，40MHz晶振為現(xiàn)場可編程門陣列提供全局時鐘，并且可以通過現(xiàn)場可編程門陣列內部數(shù)字時鐘管理結構模塊實現(xiàn)頻率轉換。在現(xiàn)場可編程門陣列受控模式中，為可編程只讀存儲器提供配置時鐘信號。內部集成電路可編程只讀存儲器與4倍數(shù)據(jù)速率接口以內部集成電路進行通信，主機以此獲得該設備參數(shù)。
2、4倍數(shù)據(jù)速率接口模塊24倍數(shù)據(jù)速率接口模塊2為現(xiàn)場可編程門陣列與主機之間的邏輯接口現(xiàn)場可編程門陣列硬件模塊1主要對來自主機的多路高速數(shù)據(jù)鏈路控制協(xié)議幀進行并行的高速數(shù)據(jù)鏈路控制協(xié)議解封裝和端對端協(xié)議包反轉義，最后將結果反饋主機進行下一步的重組和協(xié)議處理。
(1)接口操作綜述4倍數(shù)據(jù)速率接口模塊2遵循以下幾條原則 控制信號總是在K時鐘上升沿鎖存； 地址和數(shù)據(jù)信號在K時鐘的上升、下降沿讀??； 進程中的讀寫數(shù)據(jù)操作均不能被中斷或者重新開始。
(2)4倍數(shù)據(jù)速率接口模塊2的數(shù)據(jù)傳輸結構及其操作時序數(shù)據(jù)寫入結構字寫入信號有BW1#和BW0#兩個控制信號，分別控制數(shù)據(jù)輸入管腳的高8位(D[15:8])和低8位(D[7:0])，與之相對應的校驗位是DP1和DP0。一個寫周期由檢測到K上升沿時W#為低電平開始。寫周期的地址在隨后的K#上升沿由A提供。在同一個周期內，寫入數(shù)據(jù)在K以及K#的上升沿獲得。具體數(shù)據(jù)寫入時序為在K的上升沿，BW1控制的高8位(D[15:8])寫入字節(jié)0Bits[31:24]，BW0控制的低8位(D[7:0])寫入字節(jié)1 Bits[23:16]；在K#的上升沿，BW1控制的高8位(D[15:8])寫入字節(jié)2 Bits[15:8]，BW0控制的低8位(D[7:0])寫入字節(jié)0 Bits[7:0]。
數(shù)據(jù)輸出結構數(shù)據(jù)輸出結構與數(shù)據(jù)寫入結構相對應，一個讀周期由檢測到K上升沿時R#為低電平開始。與此同時，讀操作的地址在A上讀入。數(shù)據(jù)在下一個K上升沿以后以C和C#為參考時鐘輸出。
(3)輸出寄存器控制(從設備屬性)4倍數(shù)據(jù)速率接口模塊2為寄存輸出數(shù)據(jù)提供兩種機制。一般地，控制節(jié)拍由C和C#這對差分輸入時鐘提供，它們通過微小的相位偏移，允許用戶的數(shù)據(jù)輸出在隨后的K和K#時鐘信號的基礎上有幾納秒的延遲。從而使設備以類似傳統(tǒng)流水線讀設備的方式來工作?；谧止?jié)寫入控制信號的Burst1和Burst2為可選模式；在讀操作中提供給主機的Echo Clock信號CQ、CQ#；產生輸出校驗位。
(4)本發(fā)明的LA_1協(xié)議運用LA_1協(xié)議為4倍數(shù)據(jù)速率接口的運用提供了一個參考方案，在實際運用中選擇和定制的空間較大。在本發(fā)明從屬設備的設計中，由于內存調度的相對獨立性，地址信號僅起到了片選設備的作用，并不存在與實際內存空間的一一映射。然而，基于設備的通用性，接口程序的設計還必須包括●基于字節(jié)寫入控制信號的Burst1和Burst2可選模式●在讀操作中提供給主機的Echo Clock信號CQ、CQ#●產生輸出校驗位(5)接口供電模塊詳細設計該設備的主供電來自Mictor 114插口提供的三路直流電源，電壓值分別為3.3V、1.5V、1.8V。此外，為了驅動Spartan現(xiàn)場可編程門陣列，同時為1至3Bank提供HSTL_I參考電平，還要在卡上利用電壓控制芯片本地生成1.2V、2.5V、0.75V電平。其中，1.2V為現(xiàn)場可編程門陣列內核供電，2.5V為現(xiàn)場可編程門陣列輔助供電和4至7Bank以及0Bank I/O供電，0.75V為1至3Bank參考電平。在產生本地電平時，3.3V生成1.2V和2.5V，1.8V生成0.75V。
TPS75525 3.3/2.5V電壓轉換芯片在生成2.5V電壓時，我們采用了TI的TPS75525電壓轉換芯片，5Pin TO-263(KTT)封裝。其中管腳1(EN)為輸入使能，管腳2(IN)為輸入電平，管腳3(GND)為地，管腳4(OUTPUT)為輸出電平，管腳5(FB/PG)為輸入反饋/特定模式下PG輸出。
TPS54312 3.3/1.2V電壓轉換芯片在生成1.2V電壓時，我們采用了TI的TPS54312電壓轉換芯片，20Pin PWP封裝。其中管腳1(AGND)模擬地，管腳5(BOOT)保留，管腳19(FSEL)為頻率輸入選擇，管腳3(NC)無連接；管腳11-13(PGND)為功率地，管腳6-10(PH)為相位輸入/輸出，管腳4(PWRGD)為Power Good指示，管腳20(RT)頻率設置電阻輸入，管腳18(SS/ENA)慢啟動/輸入使能/輸出復用管腳，管腳17(VBIAS)內部偏置輸出控制，管腳14-16(VIN)輸入電平，管腳(VSENSE)誤差反饋放大輸入。
MAX15891.8/0.75V電壓轉換芯片通過Mictor 114插口提供的1.8V電源驅動，輸出0.75V的HSTL_I參考電平，完整的芯片部件標號為MAX1589EZTAFJ，采用標準TDFN封裝。其中管腳6(IN)為電源輸入，管腳4(GND)為地，管腳5(SHDN)用于關閉信號，低電平有效，管腳3(RESET)為重啟信號，低電平有效，管腳2(I.C.)為內部連接，置空或接地，管腳1(OUT)為電壓輸出，中部焊盤EP為地。
3、可編程只讀存儲器程序配置模塊3Flash可編程只讀存儲器電路3.2在上電時自動對現(xiàn)場可編程門陣列有兩種配置模式主控模式和被控模式，其主要區(qū)別在于配置時鐘信號源的不同。在現(xiàn)場可編程門陣列主控模式中，現(xiàn)場可編程門陣列為可編程只讀存儲器提供配置時鐘信號，在現(xiàn)場可編程門陣列受控模式中，由外部晶振提供配置時鐘信號。在設計中，可以通過調節(jié)現(xiàn)場可編程門陣列配置模式選擇開關來切換主從兩種模式。默認方式為現(xiàn)場可編程門陣列主控模式，我們通過設置Xilinx BitGen軟件中速率配置選項來調節(jié)可編程只讀存儲器配置速率。圖3為現(xiàn)場可編程門陣列主控模式下現(xiàn)場可編程門陣列硬件模塊1與Flash可編程只讀存儲器模塊3.2的連接圖。
現(xiàn)場可編程門陣列通過與FLASH可編程只讀存儲器之間的串行接口接受配置信息，此外，還可以通過JTAG接口直接對現(xiàn)場可編程門陣列進行配置和DEBUG。上電后，現(xiàn)場可編程門陣列自行向可編程只讀存儲器中讀取數(shù)據(jù)，在工作狀態(tài)時還可以通過重置信號進行重新配置。
圖4為可編程只讀存儲器程序配置模塊3配置流程圖，首先由系統(tǒng)上電，若電源滿足供電條件，即Vccin＞1V，Vccaux＞2V，VccoBank4＞1V三個條件同時滿足，則清除配置存儲區(qū)內存，然后判斷引腳INT_B是否為高電平，若為高電平，則自動檢測配置模式管腳，然后按照對應模式下載配置信息，若CRC校驗后無誤，則配置完畢，進入用戶模式。若在用戶模式下需要重新配置現(xiàn)場可編程門陣列，則將PROG_B管腳電平置低。若在配置過程中，檢測到PROG_B引腳為低電平，則清除配置存儲區(qū)內存，進入新的配置流程；若在初次配置完成后，檢測到INT_B引腳為低電平，則需要重新進行CRC校驗，檢測配置信息。
4、本發(fā)明的軟件模塊4圖5為軟件模塊間的連接圖。各個模塊間通過信號傳遞信息首先由網絡處理器發(fā)出讀寫信息和數(shù)據(jù)信息，隊列調度模塊4.1從網絡處理器獲取讀寫及其數(shù)據(jù)信息，接收模塊4.2從隊列調度模塊4.1獲取相應的寫命令后，對緩沖區(qū)進行相應的寫操作，以便于高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模4.4的處理，處理后的控制信號有效幀信號、轉義信號及其處理器輸出數(shù)據(jù)一并傳入幀效驗序列模塊4.5，經校驗后產生控制信號寫緩沖信號，幀尾信號，效驗錯誤信號及其效驗后數(shù)據(jù)，傳入發(fā)送數(shù)據(jù)緩存模塊4.3，綜合處理判斷后將數(shù)據(jù)寫入緩沖區(qū)，結合隊列調度模塊4.1的讀信息，通過對該緩沖區(qū)的讀操作將處理后的數(shù)據(jù)輸出。
軟件系統(tǒng)模塊4中，首先由網絡處理器發(fā)出讀寫信息和數(shù)據(jù)信息，隊列調度模塊4.1從網絡處理器獲取讀寫及其數(shù)據(jù)信息，接收模塊4.2從隊列調度模塊4.1獲取相應的寫命令后，對緩沖區(qū)進行相應的寫操作，以便于高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模4.4的處理，處理后的控制信號有效幀信號、轉義信號及其處理器輸出數(shù)據(jù)一并傳入幀效驗序列模塊4.5，經校驗后產生控制信號寫緩沖信號，幀尾信號，效驗錯誤信號及其效驗后數(shù)據(jù)，傳入發(fā)送數(shù)據(jù)緩存模塊4.3，綜合處理判斷后將數(shù)據(jù)寫入緩沖區(qū)，結合隊列調度模塊4.1的讀信息，通過對該緩沖區(qū)的讀操作將處理后的數(shù)據(jù)輸出。軟件系統(tǒng)模塊4對每個通道的數(shù)據(jù)進行幀頭搜索、循環(huán)冗余碼校驗、反轉義、丟棄序列的檢測、幀長的監(jiān)測以及幀尾的搜索，一旦檢測到某一幀當前傳輸?shù)男畔⑽粩?shù)達到最大幀長或檢測到丟棄序列時，狀態(tài)機對當前幀的處理結束，并重新對新的一幀進行幀頭搜索，而當前幀中的剩余數(shù)據(jù)將不被處理。軟件系統(tǒng)模塊4同時處理高達128通道并行傳輸?shù)母咚贁?shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)流，它的實現(xiàn)是采用時分復用的方式，其中通道狀態(tài)存儲器是實現(xiàn)時分復用的關鍵，每一個通道在該通道狀態(tài)存儲器之中都有一塊固定的存儲空間，用以存儲該通道的數(shù)據(jù)處理情況，即通道狀態(tài)信息，為每一個通道每一段需要被處理的數(shù)據(jù)分配一段長度一定的時間片，每個時間片結束時，當前通道最新的狀態(tài)信息將被存入通道狀態(tài)存儲器中的相應存儲空間，當新的一段數(shù)據(jù)到達時，此段數(shù)據(jù)所屬的通道在上一個時間片內被刷新的狀態(tài)信息將從通道狀態(tài)存儲器中讀出并加載到狀態(tài)機中，為新一輪的數(shù)據(jù)處理做準備。
圖6為本設計的軟件設計狀態(tài)轉移圖。本發(fā)明可以同時處理高達128通道并行傳輸?shù)母咚贁?shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)流，它的實現(xiàn)是采用時分復用的方式，核心部分由一個收發(fā)獨立且可分時處理的高速數(shù)據(jù)鏈路控制協(xié)議處理器和一個通道狀態(tài)存儲器構成。其中通道狀態(tài)存儲器是實現(xiàn)時分復用的關鍵，每一個通道在該通道狀態(tài)存儲器之中都有一塊固定的存儲空間，用以存儲該通道的數(shù)據(jù)處理情況，即通道狀態(tài)信息。本發(fā)明為每一個通道每一段需要被處理的數(shù)據(jù)分配一段長度一定的時間片。每個時間片結束時，當前通道最新的狀態(tài)信息(包括處理結束時狀態(tài)機所處的狀態(tài)、對該通道已經處理過的數(shù)據(jù)的CRC校驗碼及其未殘段數(shù)據(jù)的長度，當前時間片內已處理完但尚未來得及被輸出的接收數(shù)據(jù)等)將被存入通道狀態(tài)存儲器中的相應存儲空間。當新的一段數(shù)據(jù)到達時，此段數(shù)據(jù)所屬的通道在上一個時間片內被刷新的狀態(tài)信息將從通道狀態(tài)存儲器中讀出并加載到狀態(tài)機中，為新一輪的數(shù)據(jù)處理做準備。
為了實現(xiàn)主機對每個通道的數(shù)據(jù)傳輸?shù)谋O(jiān)控功能，設計中，在空閑狀態(tài)中加了一個分支狀態(tài)，若主機(host)發(fā)現(xiàn)某個通道的數(shù)據(jù)傳輸有誤或長時間未接收到該通道的數(shù)據(jù)，能且只能在該多通道的等待空閑狀態(tài)查詢該通道的狀態(tài)信息，以確保不中斷對其余通道數(shù)據(jù)的正常操作。
我們在對現(xiàn)場可編程門陣列器件進行功能設計時采用的是″Top to Down″(″從頂?shù)降住?的方法，亦即根據(jù)要求的功能先設計出頂層的原理框圖，該圖通常由若干個功能模塊組成。再把各個模塊細化為子模塊，對較復雜的設計還可把各子模塊分成一層層的下級子模塊，各層的功能可以用硬件描述語言或電路圖來實現(xiàn)。
圖7為單通道高速數(shù)據(jù)處理器狀態(tài)轉移圖。對每個通道的數(shù)據(jù)進行幀頭搜索、CRC校驗、反轉義、丟棄序列的檢測、幀長的監(jiān)測以及幀尾的搜索。一旦檢測到某一幀當前傳輸?shù)男畔⑽粩?shù)達到最大幀長或檢測到丟棄序列時，狀態(tài)機對當前幀的處理結束，并重新對新的一幀進行幀頭搜索，而當前幀中的剩余數(shù)據(jù)將不被處理。
S1缺省狀態(tài)，進行幀頭的搜索；S2數(shù)據(jù)的處理，包括反轉義，CRC的校驗，丟棄序列的檢測；S3對CRC校驗碼和幀長進行判斷，對狀態(tài)位進行標識。
狀態(tài)機開始工作時處于缺省狀態(tài)S1，進行幀頭的搜索。結合狀態(tài)寄存器中存儲的數(shù)據(jù)，移位后，通過邏輯關系判斷為(7E)后，狀態(tài)機才認為已搜索到幀頭，并且立即跳入狀態(tài)S2，進行數(shù)據(jù)的處理，包括反轉義，丟棄序列的檢測。若狀態(tài)機檢測到丟棄序列，該通道當前幀剩余的數(shù)據(jù)將被丟棄，即既不被處理，也不送入FIFO中，狀態(tài)直接由S2轉為S1，進行新的一幀的幀頭搜索，同時給出錯誤狀態(tài)。狀態(tài)S2中，若搜索到了當前幀的幀尾或下一幀的幀頭時，跳入狀態(tài)S3，首先進行CRC校驗碼和最終幀長的判斷，相應的給出各種錯誤判斷。因為在本設計中前一幀的幀尾即為后一幀的幀頭，因此無須S1中的幀頭搜索，而直接跳入S2；。由于幀長的計算是在此子狀態(tài)機之外(但仍在主狀態(tài)“處理”中)，與數(shù)據(jù)的處理同步且獨立的進行，所以當狀態(tài)機處于狀態(tài)S2，正處理數(shù)據(jù)之時，一旦發(fā)現(xiàn)幀長超過了最大允許的長度，如同檢測到丟棄序列一樣，直接跳入S1，進行下一幀的幀頭搜索，同時給出幀長過長的錯誤狀態(tài)，而當前幀的剩余數(shù)據(jù)將不被處理。狀態(tài)機由S2跳入S3之后，首先進行各種錯誤的判斷。當發(fā)現(xiàn)接收到的數(shù)據(jù)幀同時存在多個錯誤時，狀態(tài)機以幀效驗序列錯誤為優(yōu)先級最高的錯誤狀態(tài)。由于除了正常狀態(tài)(接收數(shù)據(jù)既不在幀頭，也不在幀尾)，大部分狀態(tài)都在發(fā)現(xiàn)幀尾時(S3狀態(tài)中)進行判斷，并隨同接收數(shù)據(jù)一并輸出。而一個高速數(shù)據(jù)鏈路控制協(xié)議幀的開始，只能在S1中判斷，此時移位寄存器不可能有輸出，所以有必要在通道狀態(tài)RAM中置一個狀態(tài)標志位幀開始標志位，當發(fā)現(xiàn)幀頭時，將其置為1，待到移位寄存器第一次滿時，輸出狀態(tài)位。
為了實現(xiàn)反轉義的功能，當狀態(tài)機檢測到0x7D時，即將下一數(shù)據(jù)與0X20異或輸出。
在狀態(tài)機中為了實現(xiàn)多通道的時分復用，同樣也用變量幀長度來控制一個通道的處理時間，即每次處理一位數(shù)據(jù)，長度減1，直至為0，從而完成了該通道的處理。
我們借助于多通道高速數(shù)據(jù)鏈路控制協(xié)議的辦法，接收時，在數(shù)據(jù)前端追加通道號(考慮到我們的具體設計對象，該通道號采用KEY號更為合理)，每一個通道配有一個通道狀態(tài)寄存器，記錄上次該通道(即相應的KEY號)處理情況，以及CRC校驗值，以便下一次在該基礎上繼續(xù)計算CRC校驗值，從而完成了校驗功能。
處理過的數(shù)據(jù)即發(fā)相應的ready信號。根據(jù)寫狀態(tài)時所獲得的信息本次處理的包中包含完整端對端協(xié)議包的個數(shù)及其長度，并將數(shù)據(jù)讀出，而剩余殘段則寄存在現(xiàn)場可編程門陣列內部，待下一次相同KEY號的數(shù)據(jù)輸入時，構成完整端對端協(xié)議包再輸出。
應當理解的是，對本領域普通技術人員來說，可以根據(jù)本發(fā)明的較佳實例以及其技術構思做出各種可能的改變或替換，而所有這些改變或替換都應屬于本發(fā)明所附權利要求的保護范圍。
權利要求
1.一種多通道高速數(shù)據(jù)處理器，其特征在于該處理器具體包括以下的四個模塊現(xiàn)場可編程門陣列硬件模塊(1)，4倍數(shù)據(jù)速率接口模塊(2)，可編程只讀存儲器程序配置模塊(3)和軟件系統(tǒng)模塊(4)；所述4倍數(shù)據(jù)速率接口模塊(2)包括內部集成電路總線接口(2.1)、4倍數(shù)據(jù)速率接口(2.2)、JTAG接口(2.3)、外圍供電模塊(2.4)，現(xiàn)場可編程門陣列硬件模塊(1)通過4倍數(shù)據(jù)速率接口(2.2)連接外部的主機、通過電源線與外圍供電模塊(2.4)連接、通過JTAG接口(2.3)與可編程只讀存儲器程序配置模塊(3)中的Flash可編程只讀存儲器電路(3.2)相接，F(xiàn)lash可編程只讀存儲器電路(3.2)還通過JTAG接口(2.3)與外部的PC機相接；可編程只讀存儲器程序配置模塊(3)中的內部集成電路總線可編程只讀存儲器電路(3.1)通過內部集成電路總線接口(2.1)連接外部的主機；軟件系統(tǒng)模塊(4)，包括了隊列調度模塊(4.1)，接收數(shù)據(jù)緩存模塊(4.2)、發(fā)送數(shù)據(jù)緩存模塊(4.3)、高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模(4.4)、幀效驗序列模塊(4.5)，模塊與模塊之間通過信號傳遞連接在一起。軟件系統(tǒng)模塊(4)駐留在可編程只讀存儲器程序配置模塊(3)中，系統(tǒng)工作后，程序被加載到現(xiàn)場可編程門陣列硬件模塊(1)中，而通過4倍數(shù)據(jù)速率接口模塊(2)與主機的程序連接在一起。
2.根據(jù)權利要求1所述的多通道高速數(shù)據(jù)處理器，其特征在于現(xiàn)場可編程門陣列硬件模塊(1)采用200萬門“XC3S2000”現(xiàn)場可編程門陣列作為主機的協(xié)處理器。
3.根據(jù)權利要求1所述的多通道高速數(shù)據(jù)處理器，其特征在于4倍數(shù)據(jù)速率接口模塊(2)中，外圍供電模塊(2.4)采用了“TPS75525”電壓轉換芯片；在生成1.2v電壓時，采用了“TPS54312”電壓轉換芯片；在生成0.75V電壓時，采用“MAX1589EZTAFJ”芯片。
4.根據(jù)權利要求1所述的多通道高速數(shù)據(jù)處理器，其特征在于可編程只讀存儲器程序配置模塊(3)中，采用內部集成電路總線可編程只讀存儲器電路(3.1)記錄本發(fā)明的有關信息，包括設備識別符、工作電平和溫度等參數(shù)，主機通過內部集成電路總線可編程只讀存儲器電路(3.1)進行檢測以識別多通道高速數(shù)據(jù)處理器，內部集成電路總線可編程只讀存儲器電路(3.1)本身還支持口令加密和密碼保護。
5.根據(jù)權利要求1所述的多通道高速數(shù)據(jù)處理器，其特征在于可編程只讀存儲器程序配置模塊(3)中，采用Flash可編程只讀存儲器電路(3.2)在上電時自動對現(xiàn)場可編程門陣列硬件模塊(1)進行配置，有主控模式和被控模式兩種。
6.一種如權利要求1所述的多通道高速數(shù)據(jù)處理器的高速數(shù)據(jù)處理方法，其特征在于軟件系統(tǒng)模塊(4)中，首先由網絡處理器發(fā)出讀寫信息和數(shù)據(jù)信息，隊列調度模塊(4.1)從網絡處理器獲取讀寫及其數(shù)據(jù)信息，接收模塊(4.2)從隊列調度模塊(4.1)獲取相應的寫命令后，對緩沖區(qū)進行相應的寫操作，以便于高速數(shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)包反轉義及其標志字處理模(4.4)的處理，處理后的控制信號有效幀信號、轉義信號及其處理器輸出數(shù)據(jù)一并傳入幀效驗序列模塊(4.5)，經校驗后產生控制信號寫緩沖信號，幀尾信號，效驗錯誤信號及其效驗后數(shù)據(jù)，傳入發(fā)送數(shù)據(jù)緩存模塊(4.3)，綜合處理判斷后將數(shù)據(jù)寫入緩沖區(qū)，結合隊列調度模塊(4.1)的讀信息，通過對該緩沖區(qū)的讀操作將處理后的數(shù)據(jù)輸出。
7.根據(jù)權利要求6所述的多通道高速數(shù)據(jù)處理器的高速數(shù)據(jù)處理方法，其特征在于軟件系統(tǒng)模塊(4)對每個通道的數(shù)據(jù)進行幀頭搜索、循環(huán)冗余碼校驗、反轉義、丟棄序列的檢測、幀長的監(jiān)測以及幀尾的搜索，一旦檢測到某一幀當前傳輸?shù)男畔⑽粩?shù)達到最大幀長或檢測到丟棄序列時，狀態(tài)機對當前幀的處理結束，并重新對新的一幀進行幀頭搜索，而當前幀中的剩余數(shù)據(jù)將不被處理。
8.根據(jù)權利要求6所述的多通道高速數(shù)據(jù)處理器的高速數(shù)據(jù)處理方法，其特征在于軟件系統(tǒng)模塊(4)同時處理高達128通道并行傳輸?shù)母咚贁?shù)據(jù)鏈路控制協(xié)議數(shù)據(jù)流，它的實現(xiàn)是采用時分復用的方式，其中通道狀態(tài)存儲器是實現(xiàn)時分復用的關鍵，每一個通道在該通道狀態(tài)存儲器之中都有一塊固定的存儲空間，用以存儲該通道的數(shù)據(jù)處理情況，即通道狀態(tài)信息，為每一個通道每一段需要被處理的數(shù)據(jù)分配一段長度一定的時間片，每個時間片結束時，當前通道最新的狀態(tài)信息將被存入通道狀態(tài)存儲器中的相應存儲空間，當新的一段數(shù)據(jù)到達時，此段數(shù)據(jù)所屬的通道在上一個時間片內被刷新的狀態(tài)信息將從通道狀態(tài)存儲器中讀出并加載到狀態(tài)機中，為新一輪的數(shù)據(jù)處理做準備。
全文摘要
多通道高速數(shù)據(jù)處理器及處理方法是一種無線網絡安全領域的高速數(shù)據(jù)處理設備，它采用現(xiàn)場可編程門陣列為基礎平臺，是一種多通道高速數(shù)據(jù)處理系統(tǒng)。該處理器具體包括以下的四個模塊現(xiàn)場可編程門陣列硬件模塊(1)，4倍數(shù)據(jù)速率接口模塊(2)，可編程只讀存儲器程序配置模塊(3)和軟件系統(tǒng)模塊(4)；首先由網絡處理器發(fā)出讀寫信息和數(shù)據(jù)信息，隊列調度模塊(4.1)從網絡處理器獲取讀寫及其數(shù)據(jù)信息，接收模塊(4.2)從隊列調度模塊(4.1)獲取相應的寫命令后，對緩沖區(qū)進行相應的寫操作，處理后數(shù)據(jù)一并傳入幀效驗序列模塊(4.5)，經校驗后傳入發(fā)送數(shù)據(jù)緩存模塊(4.3)，綜合處理判斷后將數(shù)據(jù)寫入緩沖區(qū)，通過對該緩沖區(qū)的讀操作將處理后的數(shù)據(jù)輸出。
文檔編號H04L9/00GK1889503SQ200610040769
公開日2007年1月3日 申請日期2006年6月1日 優(yōu)先權日2006年6月1日
發(fā)明者黃杰, 胡愛群, 裴文江 申請人:東南大學