本發(fā)明的實例大體上涉及圖像傳感器。更具體來說，本發(fā)明的實例涉及用來實施圖像傳感器中的每一圖像捕捉之間的不均勻定時間隙的方法及系統(tǒng)。

背景技術(shù)：

高速圖像傳感器已廣泛用于不同領(lǐng)域(包含汽車領(lǐng)域、機器視覺領(lǐng)域及專業(yè)視頻攝影領(lǐng)域)中的許多應(yīng)用中。用來制造圖像傳感器(且更特定來說，互補金屬氧化物半導(dǎo)體(cmos)圖像傳感器)的技術(shù)繼續(xù)大幅進步。例如，更高幀率及更低功率消耗的需求鼓勵此些圖像傳感器的進一步小型化及集成。

除幀率及功率消耗需求以外，圖像傳感器還經(jīng)受性能需求。像素讀出的品質(zhì)及準確度無法經(jīng)折衷以適應(yīng)幀率或功率消耗的增大。

一種用來增大cmos圖像傳感器的幀率的方式可為增大并行操作的讀出電路的數(shù)目。然而，在當(dāng)前圖像傳感器中，兩個連續(xù)圖像捕捉之間的最小時間間隔是約4毫秒(ms)。鑒于短曝光遠小于4毫秒(例如，1ms)，那么此短曝光與后續(xù)圖像捕捉之間的定時間隙是3毫秒。相似地，超短曝光是約0.25ms，使得此超短曝光與后續(xù)圖像捕捉之間的定時間隙是3.75毫秒。連續(xù)曝光時間之間的比率是4:1。因此，當(dāng)前圖像傳感器讀出品質(zhì)歸因于連續(xù)圖像捕捉之間的此較大定時間隙而受損，此情況使圖像品質(zhì)降級(例如，幻影問題)。

技術(shù)實現(xiàn)要素：

一方面，本發(fā)明提供一種實施圖像傳感器中的每一圖像捕捉之間的不均勻定時間隙的方法，其包括：由像素陣列在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)，在第二曝光時間下捕捉第二幀的圖像數(shù)據(jù)，在第三曝光時間下捕捉第三幀的圖像數(shù)據(jù)，且在第四曝光時間下捕捉第四幀的圖像數(shù)據(jù)，其中所述第一曝光時間、第二曝光時間、第三曝光時間及第四曝光時間是不同的，其中捕捉所述第一幀與第二幀之間、所述第二幀與第三幀之間及第三幀與第四幀之間的定時間隙是不均勻的，其中所述像素陣列被安置在第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個像素子陣列，其中所述多個像素子陣列中的每一者被布置成多個像素組，每一像素組產(chǎn)生像素數(shù)據(jù)信號；由adc電路系統(tǒng)獲取所述像素數(shù)據(jù)信號，其中所述adc電路系統(tǒng)包含多個adc電路，其中所述adc電路系統(tǒng)被安置在第二半導(dǎo)體裸片中，其中所述像素子陣列中的每一者中的所述像素組中的至少一者與在所述像素子陣列中的每一者中剩余的所述像素組耦合到不同adc電路；及對于所述第一幀、第二幀、第三幀及第四幀中的每一者，由所述adc電路中的每一者將接收自分別耦合到其的所述像素組的所述像素數(shù)據(jù)信號從模擬信號轉(zhuǎn)換成數(shù)字信號以產(chǎn)生多個adc輸出。

另一方面，本發(fā)明提供一種堆疊式芯片成像系統(tǒng)，其包括：像素陣列，其被安置在第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個像素子陣列，其中所述多個像素子陣列中的每一者被布置成多個像素組，每一像素組產(chǎn)生像素數(shù)據(jù)信號，其中所述像素陣列在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)，在第二曝光時間下捕捉第二幀的圖像數(shù)據(jù)，在第三曝光時間下捕捉第三幀的圖像數(shù)據(jù)，且在第四曝光時間下捕捉第四幀的圖像數(shù)據(jù)，其中所述第一曝光時間、第二曝光時間、第三曝光時間及第四曝光時間是不同的，其中捕捉所述第一幀與第二幀之間、所述第二幀與第三幀之間及第三幀與第四幀之間的定時間隙是不均勻的；及模數(shù)轉(zhuǎn)換(adc)電路系統(tǒng)，其包含多個adc電路，所述adc電路系統(tǒng)被安置在第二半導(dǎo)體裸片中，其中所述像素子陣列中的每一者中的所述像素組中的至少一者與在所述像素子陣列中的每一者中剩余的所述像素組耦合到不同adc電路，其中所述adc電路系統(tǒng)獲取所述像素數(shù)據(jù)信號，其中對于所述第一幀、第二幀、第三幀及第四幀中的每一者，所述adc電路中的每一者將接收自分別耦合到其的所述像素組的所述像素數(shù)據(jù)信號從模擬信號轉(zhuǎn)換成數(shù)字信號以產(chǎn)生多個adc輸出。

又一方面，本發(fā)明提供一種堆疊式芯片成像系統(tǒng)，其包括：像素陣列，其被安置在第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個像素子陣列，其中所述多個像素子陣列中的每一者被布置成產(chǎn)生第一像素數(shù)據(jù)信號的第一像素組及產(chǎn)生第二像素數(shù)據(jù)信號的第二像素組，其中所述像素子陣列中的每一者是像素行且所述像素組中的每一者是所述像素行的一半，其中所述像素陣列在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)且在第二曝光時間下捕捉第二幀的圖像數(shù)據(jù)，其中所述第一曝光時間及第二曝光時間是不同的；及模數(shù)轉(zhuǎn)換(adc)電路系統(tǒng)，其包含多個adc電路，所述adc電路系統(tǒng)被包含在讀出電路系統(tǒng)中以對于所述第一幀、第二幀、第三幀及第四幀中的每一者獲取所述第一像素數(shù)據(jù)信號及第二像素數(shù)據(jù)信號，所述adc電路系統(tǒng)被安置在第二半導(dǎo)體裸片中，其中所述adc電路包含第一adc電路及第二adc電路，其中所述第一adc電路及所述第二adc電路是不同的，其中所述像素子陣列中的每一者中的所述第一像素組耦合到所述第一adc電路且每一像素子陣列中的所述第二像素組耦合到所述第二adc電路，其中對于所述第一幀、第二幀、第三幀及第四幀中的每一者，所述第一adc電路及第二adc電路分別將所述第一像素數(shù)據(jù)信號及第二像素數(shù)據(jù)信號從模擬信號轉(zhuǎn)換成數(shù)字信號以獲得第一adc輸出及第二adc輸出。

又一方面，本發(fā)明提供一種堆疊式芯片成像系統(tǒng)，其包括：像素陣列，其被安置在第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個像素子陣列，其中所述多個像素子陣列中的每一者被布置成多個像素組，每一像素組產(chǎn)生像素數(shù)據(jù)信號，其中第一像素子陣列在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)，第二像素子陣列在第二曝光時間下捕捉所述第一幀的圖像數(shù)據(jù)，第三像素子陣列在第三曝光時間下捕捉所述第一幀的圖像數(shù)據(jù)，且第四像素子陣列在第四曝光時間下捕捉所述第一幀的圖像數(shù)據(jù)，其中所述第一曝光時間及第二曝光時間是不同的，且所述第三曝光時間及第四曝光時間是不同的，其中捕捉所述第一幀的所述第一圖像數(shù)據(jù)與第二圖像數(shù)據(jù)之間、所述第一幀的所述第二圖像數(shù)據(jù)與第三圖像數(shù)據(jù)之間及所述第一幀的第三圖像數(shù)據(jù)與第四圖像數(shù)據(jù)之間的定時間隙是不均勻的；及模數(shù)轉(zhuǎn)換(adc)電路系統(tǒng)，其包含多個adc電路，所述adc電路系統(tǒng)被安置在第二半導(dǎo)體裸片中，其中所述像素子陣列中的每一者中的所述像素組中的至少一者與在所述像素子陣列中的每一者中剩余的所述像素組耦合到不同adc電路，其中所述adc電路系統(tǒng)獲取所述像素數(shù)據(jù)信號，其中所述adc電路中的每一者將接收自分別耦合到其的所述像素組的所述像素數(shù)據(jù)信號從模擬信號轉(zhuǎn)換成數(shù)字信號以產(chǎn)生多個adc輸出。

又一方面，本發(fā)明提供一種堆疊式芯片成像系統(tǒng)，其包括：像素陣列，其被安置在第一半導(dǎo)體裸片中，其中所述像素陣列被劃分成多個像素子陣列，其中所述多個像素子陣列中的每一者被布置成多個像素組，每一像素組產(chǎn)生像素數(shù)據(jù)信號，其中第一像素子陣列在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)，且第二像素子陣列在第二曝光時間下捕捉所述第一幀的圖像數(shù)據(jù)，其中所述第一像素子陣列在第三曝光時間下捕捉第二幀的圖像數(shù)據(jù)，且所述第二像素子陣列在第四曝光時間下捕捉所述第二幀的圖像數(shù)據(jù)，其中所述第一曝光時間及第二曝光時間是不同的，且所述第三曝光時間及第四曝光時間是不同的，其中捕捉所述第一幀的第一圖像數(shù)據(jù)與第二圖像數(shù)據(jù)之間、所述第一幀的所述第二圖像數(shù)據(jù)與所述第二幀的所述第一圖像數(shù)據(jù)之間及所述第二幀的第三圖像數(shù)據(jù)與所述第二幀的第四圖像數(shù)據(jù)之間的定時間隙是不均勻的；及模數(shù)轉(zhuǎn)換(adc)電路系統(tǒng)，其包含多個adc電路，所述adc電路系統(tǒng)被安置在第二半導(dǎo)體裸片中，其中所述像素子陣列中的每一者中的所述像素組中的至少一者與在所述像素子陣列中的每一者中剩余的所述像素組耦合到不同adc電路，其中所述adc電路系統(tǒng)獲取所述像素數(shù)據(jù)信號，其中所述adc電路中的每一者將接收自分別耦合到其的所述像素組的所述像素數(shù)據(jù)信號從模擬信號轉(zhuǎn)換成數(shù)字信號以產(chǎn)生多個adc輸出。

附圖說明

在附圖的圖中通過實例而非通過限制說明本發(fā)明的實施例，其中除非另有指明，否則遍及各個視圖，類似參考符號指示相似元件。應(yīng)注意，在本發(fā)明中，對本發(fā)明的“一”或“一個”實施例的引用未必是對相同實施例的引用，且所述引用意指至少一個實施例。在附圖中：

圖1是說明根據(jù)本發(fā)明的一個實施例的實施每一圖像捕捉之間的不均勻定時間隙的示例性成像系統(tǒng)的框圖。

圖2是說明根據(jù)本發(fā)明的一個實施例的在圖1中的讀出電路系統(tǒng)的細節(jié)的框圖。

圖3是說明根據(jù)本發(fā)明的一個實施例的由圖1的圖像系統(tǒng)實施的每一圖像捕捉之間的不均勻定時間隙的定時圖。

圖4a說明根據(jù)本發(fā)明的第一實施例的在圖1中的成像系統(tǒng)的細節(jié)，所述成像系統(tǒng)包含像素芯片上包含的示例性像素陣列及耦合到所述像素芯片的電路芯片上包含的示例性讀出電路系統(tǒng)，且圖4b說明根據(jù)本發(fā)明的第一實施例的像素陣列中的像素組與讀出電路系統(tǒng)中的adc電路之間的耦合的細節(jié)。

圖5a說明根據(jù)本發(fā)明的第二實施例的在圖1中的成像系統(tǒng)的細節(jié)，所述成像系統(tǒng)包含像素芯片上包含的示例性像素陣列及耦合到所述像素芯片的電路芯片上包含的示例性讀出電路系統(tǒng)，且圖5b說明根據(jù)本發(fā)明的第二實施例的像素陣列中的像素組與讀出電路系統(tǒng)中的adc電路之間的耦合的細節(jié)。

圖6是展示根據(jù)本發(fā)明的一個實施例的實施成像系統(tǒng)中的每一圖像捕捉之間的不均勻定時間隙的示例性過程的流程表。

遍及附圖的若干視圖，對應(yīng)參考字符指示對應(yīng)組件。所屬技術(shù)領(lǐng)域熟練人員將明白圖中的元件是為了簡單及清楚起見而作說明且未必按比例繪制。例如，圖中的一些元件的尺寸可相對于其它元件而擴大以幫助改進對本發(fā)明的各個實施例的理解。再者，常常不描繪在商業(yè)上可行實施例中有用或必需的常見且熟習(xí)的元件以便促進對本發(fā)明的此些各個實施例的無障礙查看。

具體實施方式

在下文描述中，陳述眾多特定細節(jié)以便提供對本發(fā)明的透徹理解。然而，應(yīng)理解，可在無此些特定細節(jié)的情況下實踐本發(fā)明的實施例。在其它實例中，未展示熟知電路、結(jié)構(gòu)及技術(shù)以免使對本發(fā)明描述的理解不清楚。

遍及本說明書，對“一個實施例”或“實施例”的引用意指結(jié)合所述實施例所描述的特定特征、結(jié)構(gòu)或特性被包含在本發(fā)明的至少一個實施例中。因此，遍及本說明書的各處出現(xiàn)的片語“在一個實施例中”或“在實施例中”未必均是指相同實施例。此外，可在一或多個實施例中以任何合適方式組合特定特征、結(jié)構(gòu)或特性。特定特征、結(jié)構(gòu)或特性可被包含在集成電路、電子電路、組合邏輯電路或提供所描述功能的其它合適組件中。

如各個實例中將揭示，改進圖像傳感器的圖像品質(zhì)的有效方法是減小兩個連續(xù)捕捉之間的時間間隔。因為高動態(tài)范圍(hdr)幀具有不均勻曝光時間，所以在一個實施例中，在圖像傳感器中的每一捕捉之間實施不均勻時間間隔以改進圖像品質(zhì)(例如，減少幻影效應(yīng))。在當(dāng)前圖像傳感器中，后續(xù)捕捉之間的時間間隔是相等的(例如，4ms)。在此些圖像傳感器中，在長(l)曝光時間下捕捉第一幀，在中等(m)曝光時間下捕捉第二幀，在短(s)曝光時間下捕捉第三幀，且在超短(u)曝光時間下捕捉第四幀。如圖3中的定時圖中所展示，在本發(fā)明的一個實施例中，由圖像傳感器進行的每一圖像捕捉之間的定時間隙是不均勻的。如圖3中所展示，圖像傳感器在長(l)曝光時間下捕捉第一幀，在短(s)曝光時間下捕捉第二幀，在中等(m)曝光時間下捕捉第三幀，且在超短(u)曝光時間下捕捉第四幀。在此序列中，捕捉之間的時間間隔可不均勻。例如，在長(l)曝光時間下的第一幀捕捉與在短(s)曝光時間下的第二幀捕捉之間的時間間隔及在中等(m)曝光時間下的第三幀捕捉與在超短(u)曝光時間下的第四幀捕捉之間的時間間隔兩者可為2ms。此外，在短(s)曝光時間下的第二幀捕捉與在中等(m)曝光時間下的第三幀捕捉之間的時間間隔可為6ms。時間間隔可為例如2ms、6ms或更大。在一些實施例中，時間間隔可不介于2ms與6ms之間。

圖1是說明根據(jù)本發(fā)明的一個實施例的實施每一圖像捕捉之間的不均勻定時間隙的示例性成像系統(tǒng)的框圖。如圖1中所說明，成像系統(tǒng)100包含根據(jù)本發(fā)明的教示的圖像傳感器，所述圖像傳感器具有劃分成多個像素子陣列的像素陣列105，在堆疊式圖像傳感器案例中所述多個像素子陣列包含用于高動態(tài)范圍(hdr)的像素架構(gòu)。在所說明實例中，成像系統(tǒng)100是用堆疊式cmos芯片來實現(xiàn)，所述堆疊式cmos芯片包含與asic裸片180堆疊在一起且耦合到asic裸片180的像素裸片170。例如，在一個實例中，像素裸片170包含像素陣列105，且asic裸片180包含控制電路系統(tǒng)120、讀出電路系統(tǒng)130及功能邏輯140。在所描繪實例中，控制電路系統(tǒng)120經(jīng)耦合以控制像素陣列105的操作，所述像素陣列105經(jīng)耦合以由讀出電路系統(tǒng)130通過位線160讀出。

特定來說，在圖1中所描繪的實例中，像素陣列105是劃分成多個像素子陣列110的二維(2d)陣列，如所展示。在一個實例中，每一像素子陣列110包含多個像素組(例如，1111、1112)，所述多個像素組中的每一者包含多個像素單元(圖1中未展示)。在所述實例中，像素子陣列110中的多個像素組(例如，1111、1112)的每一者中的像素單元經(jīng)耦合以利用位線160的相同位線。在一個實例中，位線160可將多個像素組(例如，1111、1112)的每一者中的所有像素單元耦合到讀出電路系統(tǒng)130中的adc電路，所述讀出電路系統(tǒng)130可形成在與像素裸片170堆疊在一起且耦合到像素裸片170的asic裸片180上。在一個實施例中，像素子陣列中的每一者中的像素組(例如，1111、1112)中的至少一者與像素子陣列110中的每一者中剩余的像素組耦合到讀出電路系統(tǒng)130中的不同模數(shù)轉(zhuǎn)換器(adc)電路，其更多細節(jié)將在下文作描述。

在一個實例中，互連層(未展示)被安置在像素裸片170與asic裸片180之間。在一個實例中，互連層可包含多個導(dǎo)體。在實例中，多個導(dǎo)體中的每一者可用來將讀出電路系統(tǒng)130耦合到包含在像素裸片170中的電路系統(tǒng)。

例如，位線160可使用包含在互連層中的多個導(dǎo)體中的一者來實現(xiàn)。換句話來說，在一個實例中，像素裸片170中的每一像素子陣列110中的多個像素組(例如，1111、1112)中的每一單一者可通過包含在互連層中的多個導(dǎo)體中的對應(yīng)單一者(例如，位線160)耦合到包含在asic裸片180中的讀出電路系統(tǒng)130中的多個讀出電路中的對應(yīng)單一者(例如，讀出電路)。因此，在一個實例中，根據(jù)本發(fā)明的教示，可由多個讀出電路中的對應(yīng)單一者通過多個導(dǎo)體中的對應(yīng)單一者或單一位線并行地讀出像素子陣列110中的像素組(例如，1111、1112)中的每一單一者。在一個實例中，互連層可包含通孔，例如微穿硅通孔(μtsv)或穿硅通孔(tsv)。

在圖1中所描繪的實例中，像素子陣列110包含布置成n＝8列及m＝4行的多個像素組(例如，1111、1112)。在圖1中所描繪的實例中組成像素子陣列110的兩個像素組(例如，1111、1112)中的每一者包含布置成p＝8列及q＝2行的像素單元。在一些實施例中，分別由每一像素組(例如，1111、1112)的所有像素單元共用像素支持電路系統(tǒng)(未展示)。在一個實施例中，像素子陣列110中的每一者被布置成像素單元的多個nxm陣列，且像素組(例如，1111、1112)中的每一者被布置成像素單元的pxq陣列。在一個實施例中，n、m、p及q中的至少一者是大于1的整數(shù)。

控制電路系統(tǒng)120耦合到像素陣列105以控制像素陣列105的操作特性。在一個實例中，控制電路系統(tǒng)120經(jīng)耦合以產(chǎn)生用于控制針對每一像素單元的圖像采集的全局快門信號。在所述實例中，在單一采集窗期間全局快門信號同時啟用像素陣列105的所有像素子陣列110內(nèi)的特定像素單元以同時傳送來自其相應(yīng)光檢測器的圖像電荷。

在一個實施例中，控制電路系統(tǒng)120控制像素陣列以致使像素陣列105在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)，在第二曝光時間下捕捉第二幀的圖像數(shù)據(jù)，在第三曝光時間下捕捉第三幀的圖像數(shù)據(jù)，且在第四曝光時間下捕捉第四幀的圖像數(shù)據(jù)。第一曝光時間、第二曝光時間、第三曝光時間及第四曝光時間可不同。例如，第一曝光時間可為長(l)曝光時間，第二曝光時間可為短(s)曝光時間，第三曝光時間可為中等(m)曝光時間，且第四曝光時間可為超短(u)曝光時間。在此實例中，超短(u)曝光時間短于短(s)曝光時間，短曝光時間短于中等(m)曝光時間，中等曝光時間短于長(l)曝光時間。可使用功能邏輯140組合由像素陣列在此四個曝光時間下捕捉的物件圖像數(shù)據(jù)以輸出具有高動態(tài)范圍的所得圖像。

因此，在一個實施例中，捕捉第一幀與第二幀之間、第二幀與第三幀之間及第三幀與第四幀之間的定時間隙是不均勻的。在一個實施例中，自動曝光控制邏輯被包含在功能邏輯140中且確定第一曝光時間對第二曝光時間的比率。因此，自動曝光控制邏輯計算適當(dāng)曝光值(例如，第一曝光時間、第二曝光時間、第三曝光時間及第四曝光時間)，所述適當(dāng)曝光值被傳輸?shù)娇刂齐娐废到y(tǒng)120以在像素陣列105的捕捉及讀出期間實施所述曝光值?？刂齐娐废到y(tǒng)120還可包含用來沿讀出位線160一次性讀出一行圖像數(shù)據(jù)的選擇電路系統(tǒng)(例如，多路復(fù)用器)或可使用各種其它技術(shù)讀出所述圖像數(shù)據(jù)，例如所有像素的同時串行讀出或全并行讀出。在一個實施例中，讀出電路系統(tǒng)130讀出來自像素陣列105的圖像數(shù)據(jù)。

在一個實例中，在像素子陣列110中的像素單元中的每一者已獲取或捕捉其圖像數(shù)據(jù)或圖像電荷之后，由讀出電路系統(tǒng)130通過位線160的位線讀出圖像數(shù)據(jù)。每一像素單元(或像素組)產(chǎn)生由讀出電路系統(tǒng)130讀出的像素數(shù)據(jù)信號。在一個實施例中，邏輯電路系統(tǒng)(未展示)可控制讀出電路系統(tǒng)130且將圖像數(shù)據(jù)輸出到功能邏輯140。功能邏輯140可僅存儲圖像數(shù)據(jù)或甚至通過應(yīng)用后圖像效應(yīng)(例如，修剪、旋轉(zhuǎn)、移除紅眼、調(diào)整亮度、調(diào)整對比度或以其它方式)來操縱圖像數(shù)據(jù)。

圖2是說明根據(jù)本發(fā)明的一個實施例的在圖1中的讀出電路系統(tǒng)130的細節(jié)的框圖。在一個實施例中，讀出電路系統(tǒng)130包含多個讀出電路。如圖2中所展示，讀出電路系統(tǒng)130可包含模數(shù)轉(zhuǎn)換器(adc)電路系統(tǒng)220及放大電路系統(tǒng)(未展示)。adc電路系統(tǒng)220可接收來自像素陣列105的像素信號并將像素信號從模擬信號轉(zhuǎn)換成數(shù)字信號。例如，包含在讀出電路中的adc電路系統(tǒng)220可分別將圖像幀的像素信號從模擬信號轉(zhuǎn)換成數(shù)字信號以獲得adc輸出。在一個實例中，讀出電路系統(tǒng)130中的多個讀出電路中的每一者還可包含形成在asic裸片180上的加法器與形成在存儲器裸片上的存儲器，例如sram及dram，所述存儲器裸片可通過互連層耦合到asic裸片180。

圖4a說明根據(jù)本發(fā)明的第一實施例的在圖1中的成像系統(tǒng)100的細節(jié)，所述成像系統(tǒng)100包含像素芯片(或裸片)170上包含的示例性像素陣列105及耦合到所述像素芯片(或裸片)170的電路芯片(例如，asic裸片180)上包含的示例性讀出電路系統(tǒng)130，且圖4b說明根據(jù)本發(fā)明的第一實施例的像素陣列105中的像素組(例如，1111、1112)與讀出電路系統(tǒng)130中的adc電路(例如，第一adc電路及第二adc電路)之間的耦合的細節(jié)。如圖4a到4b中所展示，每一像素子陣列110是256個像素的像素行，且每一像素子陣列110中的多個像素組(例如，1111、1112)包含128個像素的第一像素組(例如，1111)及128個像素的第二像素組(例如，1112)。如圖4a中所說明，第一像素組及第二像素組(例如，1111、1112)是單獨的。參考圖4b，第一像素子陣列1101的第一像素組1111耦合到第一adc電路，而第一像素子陣列1101的第二像素組1112耦合到第二adc電路。在第二像素子陣列中，第二像素子陣列1102的第一像素組1111耦合到第一adc電路，而第二像素子陣列1102的第二像素組1112耦合到第二adc電路。

在一個實施例中，成像系統(tǒng)100可為執(zhí)行多幀高動態(tài)范圍(hdr)的堆疊式芯片。在此實施例中，成像系統(tǒng)100通過使用幀緩沖器執(zhí)行hdr以存儲多個圖像捕捉。在一個實例中，在成像系統(tǒng)100中使用動態(tài)隨機訪問存儲器(dram)尋址管理。在此實施例中，循序地啟用一或多個acd分段且不同adc分段具有不同曝光時間。

在一個實例中，第一像素子陣列1101及第二像素子陣列1102可具有不同曝光時間，例如，在第一幀期間，第一像素子陣列1101具有可為長(l)曝光時間的第一曝光時間，而第二像素子陣列1102具有可為短(s)曝光時間的第二曝光時間。而在第二幀期間時，第一像素子陣列1101可具有可為中等(m)曝光時間的第三曝光時間且第二像素子陣列1102具有可為超短(u)曝光時間的第四曝光時間。以此方式，功能邏輯140可使用兩個幀而非四個幀輸出具有hdr的所得圖像。

在另一實例中，循序像素子陣列110可具有不同曝光時間，例如，第一像素子陣列1101具有可為長(l)曝光時間的第一曝光時間，第二像素子陣列1102具有可為短(s)曝光時間的第二曝光時間，第三像素子陣列及第四像素子陣列(未展示)分別具有可為中等(m)曝光時間及超短(u)曝光時間的第三曝光時間及第四曝光時間。以此方式，功能邏輯140可使用一個幀輸出具有hdr的所得圖像。

在另一實例中，循序像素子陣列110可具有不同曝光時間，例如，第一像素子陣列1101及第三像素子陣列1103具有可為長(l)曝光時間的第一曝光時間，且第二像素子陣列1102及第四像素子陣列1104具有可為短(s)曝光時間的第二曝光時間。以此方式，功能邏輯140可使用一個幀輸出具有hdr的所得圖像。在此交錯曝光案例中，可使用偽滾動快門。

圖5a說明根據(jù)本發(fā)明的第二實施例的在圖1中的成像系統(tǒng)的細節(jié)，所述成像系統(tǒng)包含像素芯片(或裸片)170上包含的示例性像素陣列105及耦合到所述像素芯片(或裸片)170的電路芯片(例如，asic裸片180)上包含的示例性讀出電路系統(tǒng)130，且圖5b說明根據(jù)本發(fā)明的第二實施例的像素陣列105中的像素組(例如，1111、1112、1113、1114)與讀出電路系統(tǒng)130中的adc電路(例如，第一adc電路及第二adc電路)之間的耦合的細節(jié)。如圖5a到5b中所展示，每一像素子陣列110(例如，1101及1102)是256個像素的像素行，且每一像素子陣列中的多個像素組在每一像素子陣列110中包含四個像素組(例如，1111、1112、1113、1114)。在本發(fā)明的此實施例中，四個像素組中的每一者包含64個像素。如圖5a中所說明，四個像素組(例如，1111、1112、1113、1114)是單獨的。參考圖5b，第一像素子陣列1101的第一像素組1111及第三像素組1113耦合到第一adc電路，而第一像素子陣列1101的第二像素組1112及第四像素組1114耦合到第二adc電路。因此，在此實施例中，像素子陣列中的每一者中的像素組(例如，1112、1114)中的至少一者與像素子陣列110中的每一者中剩余的像素組(例如，1111、1113)耦合到不同adc電路。相似地，在第二像素子陣列1102中，第二像素子陣列1102的第一像素組1111及第三像素組1113耦合到第一adc電路，而第二像素子陣列1102的第二像素組1112及第四像素組1114耦合到第二adc電路。

在一個實例中，第一像素子陣列1101及第二像素子陣列1102可具有不同曝光時間，例如，在第一幀期間，第一像素子陣列1101具有可為長(l)曝光時間的第一曝光時間，而第二像素子陣列1102具有可為短(s)曝光時間的第二曝光時間。而在第二幀期間時，第一像素子陣列1101可具有可為中等(m)曝光時間的第三曝光時間且第二像素子陣列1102具有可為超短(u)曝光時間的第四曝光時間。以此方式，功能邏輯140可使用兩個幀而非四個幀輸出具有hdr的所得圖像。

在另一實例中，循序像素子陣列110可具有不同曝光時間，例如，第一像素子陣列1101具有可為長(l)曝光時間的第一曝光時間，第二像素子陣列1102具有可為短(s)曝光時間的第二曝光時間，第三像素子陣列及第四像素子陣列(未展示)分別具有可為中等(m)曝光時間及超短(u)曝光時間的第三曝光時間及第四曝光時間。以此方式，功能邏輯140可使用一個幀輸出具有hdr的所得圖像。

在另一實例中，循序像素子陣列110可具有不同曝光時間，例如，第一像素子陣列1101及第三像素子陣列1103具有可為長(l)曝光時間的第一曝光時間，且第二像素子陣列1102及第四像素子陣列1104具有可為短(s)曝光時間的第二曝光時間。以此方式，功能邏輯140可使用一個幀輸出具有hdr的所得圖像。在此交錯曝光案例中，可使用偽滾動快門。

此外，本發(fā)明的下文實施例可被描述為過程，其常常描繪為流程表、流程圖、結(jié)構(gòu)圖或框圖。盡管流程表可將操作描述為循序過程，但可并行地或同時地執(zhí)行許多操作。另外，可重新排列操作順序。過程是在其操作完成時終止。過程可對應(yīng)于方法、程序等。

圖6是展示根據(jù)本發(fā)明的一個實施例的實施成像系統(tǒng)中的每一圖像捕捉之間的不均勻定時間隙的示例性過程的流程表。方法600開始于像素陣列105在第一曝光時間下捕捉第一幀的圖像數(shù)據(jù)，在第二曝光時間下捕捉第二幀的圖像數(shù)據(jù)，在第三曝光時間下捕捉第三幀的圖像數(shù)據(jù)，且在第四曝光時間下捕捉第四幀的圖像數(shù)據(jù)(框601)。在一個實施例中，第一幀、第二幀、第三幀及第四幀是循序的。在一個實施例中，第一曝光時間、第二曝光時間、第三曝光時間及第四曝光時間可不同于彼此。在一個實施例中，捕捉第一幀與第二幀之間、第二幀與第三幀之間及第三幀與第四幀之間的定時間隙是不均勻的。如圖3中的實施例中所說明，第一曝光時間可為長(l)曝光時間，第二曝光時間可為短(s)曝光時間，第三曝光時間可為中等(m)曝光時間，且第四曝光時間可為超短(u)曝光時間。超短(u)曝光時間短于短(s)曝光時間。短曝光時間短于中等(m)曝光時間。中等(m)曝光時間短于長(l)曝光時間。像素陣列105可被安置在第一半導(dǎo)體裸片170中。像素陣列105可被劃分成多個像素子陣列110。多個像素子陣列110中的每一者被布置成多個像素組(例如，1111、1112)。每一像素組(例如，1111、1112)產(chǎn)生像素數(shù)據(jù)信號。在框602處，adc電路系統(tǒng)220獲取像素數(shù)據(jù)信號。adc電路系統(tǒng)220包含多個adc電路。adc電路系統(tǒng)220可被安置在第二半導(dǎo)體裸片180中。在一個實施例中，像素子陣列110中的每一者中的像素組(例如，1111、1112)中的至少一個像素組(例如，1111)與在所述像素子陣列中的每一者中剩余的像素組(例如，1112)耦合到不同adc電路。在框603處，對于第一幀、第二幀、第三幀及第四幀中的每一者，adc電路中的每一者將接收自分別耦合到其的像素組(例如，1111、1112)的像素數(shù)據(jù)信號從模擬信號轉(zhuǎn)換成數(shù)字信號以產(chǎn)生多個adc輸出。在框604處，功能邏輯140處理adc輸出以產(chǎn)生最終adc輸出。在一些實施例中，功能邏輯140被安置在第二半導(dǎo)體裸片180中。

上文所闡明的過程是關(guān)于計算機軟件及硬件作描述。所描述技術(shù)可構(gòu)成機器(例如，計算機)可讀存儲媒體內(nèi)體現(xiàn)的機器可執(zhí)行指令，所述機器可執(zhí)行指令在被機器執(zhí)行時將致使機器執(zhí)行所描述操作。另外，過程可在硬件內(nèi)體現(xiàn)，例如專用集成電路(“asic”)等。

本發(fā)明的所說明實例的上文描述，包含說明書摘要中所描述的內(nèi)容，并非意在詳盡性或?qū)λ沂镜木_形式進行限制。雖然本發(fā)明的特定實施例及實例在本文中出于說明目的而作描述，但在不背離本發(fā)明的更廣精神及范圍的情況下，各種等效修改是可能的。

鑒于上文詳細描述，可對本發(fā)明的實例作出此些修改。下文權(quán)利要求書中所使用的術(shù)語不應(yīng)被解釋為將本發(fā)明限于本說明書及權(quán)利要求書中所揭示的特定實施例。相反地，范圍完全取決于將根據(jù)權(quán)利要求闡釋的限定理論解釋的下文權(quán)利要求書。因此，本說明書及附圖被視為說明性而非限制性。