一種高精度數(shù)字化的時(shí)域比較器的制造方法
【專利摘要】本發(fā)明公開了一種高精度數(shù)字化的時(shí)域比較器，包括：輸入電路，與非門開關(guān)電路和輸出電路，其中輸入電路，含有：第一全差分輸入信號(hào)（VINP）子電路、第二全差分輸入信號(hào)（VINN）子電路、輸入電路的反饋控制子電路，所述反饋控制電路在時(shí)鐘信號(hào)控制下，根據(jù)輸入的全差分輸入信號(hào)相對(duì)大小，通過電容充放電的方法，在反饋回來的輸出信號(hào)調(diào)控下，控制輸出電壓的電平，并通過電阻RD將電容放電電流線性化，以達(dá)到耗更低，精度更高，抗干擾能力更強(qiáng)的目的。
【專利說明】一種高精度數(shù)字化的時(shí)域比較器
【技術(shù)領(lǐng)域】
[0001]“高精度數(shù)字化的時(shí)域比較器”(Time Domain Comparator，縮寫為TDC)直接應(yīng)用的【技術(shù)領(lǐng)域】是模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,縮寫為ADC),尤其是逐次逼近模數(shù)轉(zhuǎn)換器(Successive Approximation Register Analog-to-Digital Converter,縮寫為 SAR ADC)。
【背景技術(shù)】
[0002]近年來，無線傳感器網(wǎng)絡(luò)在軍事、工業(yè)、農(nóng)業(yè)以及醫(yī)療等領(lǐng)域都有著廣泛的應(yīng)用背景，引起了學(xué)術(shù)界和工業(yè)界的極大關(guān)注。模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,縮寫為ADC)是無線傳感器網(wǎng)絡(luò)中節(jié)點(diǎn)的重要組成部分。通過模數(shù)轉(zhuǎn)換器，可以將模擬量轉(zhuǎn)換成數(shù)字碼。常用的模數(shù)轉(zhuǎn)換器按照結(jié)構(gòu)劃分，一般分為全并行模數(shù)轉(zhuǎn)換器、流水線模數(shù)轉(zhuǎn)換器、過采樣模數(shù)轉(zhuǎn)換器以及逐次逼近模數(shù)轉(zhuǎn)換器，其中，比較器是各種模數(shù)轉(zhuǎn)換器中不可或缺的模擬元件。在2008年的國(guó)際固態(tài)電路會(huì)議(IEEE International Solid-StateCircuits Conference,縮寫為ISSCC)上,Andrea Agnes提出一種數(shù)字化的時(shí)間域比較器，它將輸入電壓轉(zhuǎn)換成時(shí)間進(jìn)行比較，大大降低了比較器的功耗和設(shè)計(jì)難度。該時(shí)域比較器全部由數(shù)字電路組成，不消耗靜態(tài)電流，不包含模擬元件，從而使得逐次逼近模數(shù)轉(zhuǎn)換器全部由數(shù)字電路構(gòu)成，這樣就可以從CMOS工藝的持續(xù)進(jìn)步中不斷獲益，具有非常重要的意義。但是，Andrea Agnes提出的時(shí)域比較器的缺陷在于:它只適用于單端結(jié)構(gòu)的逐次逼近模數(shù)轉(zhuǎn)換器，不適用于全差分結(jié)構(gòu)的逐次逼近模數(shù)轉(zhuǎn)換器，而逐次逼近模數(shù)轉(zhuǎn)換器通常采用全差分結(jié)構(gòu)來提高轉(zhuǎn)換精度、線性度以及電壓輸入范圍，例如文獻(xiàn)[Ying-Zu Lin, Soon-JhyChang, Ya-Ting Shyu,Guan-Ying Huang and Chun-Cheng Liu, “A0.9-Vll-bit25_MSsbinary-search SAR ADC in90_nm CMOS，，，IEEE Asian Solid-State Circuits Conference, pp.69-72，November2011.]。在此基礎(chǔ)上，專利200910242582.3提出一種低功耗反饋控制結(jié)構(gòu)的時(shí)域比較器，該比較器包括輸入電壓的反饋控制電路、與非門開關(guān)電路和輸出電路，能同時(shí)用于單端結(jié)構(gòu)和差分結(jié)構(gòu)的逐次逼近模數(shù)轉(zhuǎn)換器，但偽差分結(jié)構(gòu)的時(shí)域比較器抗干擾能力差；電容C1、C2的放電電流為非線性，導(dǎo)致時(shí)域比較器的精度不高，僅為1.2mV，只能用于精度小于10位的逐次逼近模數(shù)轉(zhuǎn)換器中；且電容瞬態(tài)放電電流峰值較大，在1.8V電源電壓下，放電電流峰值達(dá)到622uA，導(dǎo)致時(shí)域比較器功耗較大。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提出一種既適用于單端逐次逼近模數(shù)轉(zhuǎn)換器也適用于全差分逐次逼近模數(shù)轉(zhuǎn)換器的高精度抗干擾能力強(qiáng)的數(shù)字化時(shí)域比較器。
[0004]本發(fā)明的特征在于，含有:輸入電路、與非門開關(guān)電路和輸出電路，其中:
[0005]輸入電路，含有:第一全差分輸入信號(hào)(VINP)子電路、第二全差分輸入信號(hào)(VINN)子電路、輸入電路的反饋控制子電路，其中:
[0006]第一全差分輸入信號(hào)(VINP)子電路，含有:兩個(gè)PMOS管:第一 PMOS管(M5)和第二 PMOS 管(M7);三個(gè) NMOS 管:第一 NMOS 管(M3)、第二 NMOS 管(Ml)以及第三 NMOS 管(M9);第一電容(Cl)，其中:
[0007]第一PMOS 管(M5)、第一 NMOS 管(M3)和第二 NMOS 管(Ml)依次串聯(lián)，第一 PMOS 管(M5)的柵極和第一 NMOS管(M3)的柵極都輸入時(shí)鐘信號(hào)(CLK)，第二 NMOS管(Ml)的柵極接所述第一全差分輸入信號(hào)(VINP)，
[0008]第二 PMOS管(M7)、第三NMOS管(M9)依次串聯(lián)，該第二 PMOS管(M7)的漏極、第三NMOS管(M9)的漏極相連后構(gòu)成所述輸入電路的第一輸出端(Outp)，第二 PMOS管(M7)的柵極和所述第一 PMOS管(M5)、第一 NMOS管(M3)這兩個(gè)MOS管的漏極相連后接第一電容(Cl )，而該第一電容(Cl)的另一端接地，第三NMOS管(M9)的柵極接所述時(shí)鐘信號(hào)(CLK)的反相信號(hào)(CLK )，而源極接地，
[0009]第二全差分輸入信號(hào)(VINN)子電路，含有:兩個(gè)PMOS管:第三PMOS管(M6)和第四PMOS管(M8);三個(gè)NMOS管:第四NMOS管(M4)、第五NMOS管(M2)以及第六NMOS管(MlO)；第二電容(C2)，其中:
[0010]第三PMOS管(M6)、第四NMOS管(M4)以及第五NMOS管(M2)依次串聯(lián)，第三PMOS管(M6)和第四NMOS管(M4)這兩個(gè)MOS管的柵極相連后接所述時(shí)鐘信號(hào)(CLK)，第五NMOS管(M2)的柵極接所述第二全差分輸入信號(hào)(VINN)，
[0011]第四PMOS管(M8)和第六NMOS管(MlO)依次串聯(lián)，該第四PMOS管(M8)的漏極、第六NMOS管(MlO)的漏極相連后構(gòu)成所述輸入電路的第二輸出端(Outn)，第四PMOS管(M8)的柵極在與第三PMOS管(M6)、第四NMOS管(M4)這兩個(gè)MOS管的漏極相連后接第二電容(C2)，該第二電容(C2)的另一端接地，第六NMOS管(MlO)的柵極接所述時(shí)鐘信號(hào)(CLK)的
反相信號(hào)),而源極接地，
[0012]所述第一PMOS 管(M5)、第二 PMOS 管(M7)、第三 PMOS 管(M6)和第四 PMOS 管(M8)這四個(gè)PMOS管的源極都與電源電壓(VDD)相連，
[0013]輸入電路的反饋控制子電路，含有:第一與門(AND1)，第七NMOS管(MlI)以及第一電阻(RD)，其中:
[0014]第一與門(ANDl)的第一輸入端(G)為所述輸入電路的反饋控制子電路的第一輸入端，第一與門(ANDl)的第二輸入端(H)為所述輸入電路的反饋控制子電路的第二輸入端，第七NMOS管(MlI)的柵極接第一與門(ANDl)的輸出，而該第七NMOS管(MlI)的源極接第一電阻(Rd)的正端，而該第一電阻(Rd)的負(fù)端接地，第七NMOS管(Mll)漏極和所述第二NMOS管(Ml )、第五NMOS管(M2)這兩個(gè)MOS管的源極相連，
[0015]與非門開關(guān)電路，含有:第一與非門(Xl)和第二與非門(X2),其中:
[0016]第一與非門(Xl)的第一輸入端(Outp)為所述與非門開關(guān)電路第一輸入端,第一與非門(Xl)的第二輸入端與所述第二與非門(X2)的輸出端(H)相連，該輸出端(H)構(gòu)成所述與非門開關(guān)電路的第二輸出端，
[0017]第一與非門(Xl)的第二輸入端(Outn)為所述與非門開關(guān)電路第二輸入端，第二與非門(X2)的第二個(gè)輸入端與所述第一與非門(Xl)的輸出端(G)相連，該輸出端(G)構(gòu)成所述與非門開關(guān)電路的第一輸出端，
[0018]輸出電路，含有:兩個(gè)PMOS管:第五PMOS管(M12)和第六PMOS管(M14)，兩個(gè)NMOS管:第八NMOS管(M13)和第九NMOS管(M15)，其中:
[0019]第五PMOS管(M12)與第八NMOS管(M13)串聯(lián)，且該第五PMOS管(M12)的柵極與第八NMOS管(M13)的柵極相連，構(gòu)成所述輸出電路的第一輸入端(G)，第五PMOS管(M12)的漏極與第八NMOS管(M13)的漏極相連后構(gòu)成所述時(shí)域比較器的第一輸出端(Out)，而該第八NMOS管(M13)的源極接地，
[0020]第六PMOS管(M14)與第九NMOS管(M15)串聯(lián)，且該第六PMOS管(M14)的柵極與第九NMOS管(M15)的柵極相連，構(gòu)成所述輸出電路的第二輸入端(H)，第六PMOS管(M14)的漏極與所述第九NMOS管(M15)的漏極相連后構(gòu)成所述時(shí)域比較器的第二輸出端(―)，而第九NMOS管(M15)源極接地，
[0021]第五PMOS管(M12)的源極與第二與非門(X2)的輸出端(H)相連，第六PMOS管(M14)的源極與第一與非門(Xl)的輸出端(G)相連，
[0022]所述第一與非門(Xl)第一輸入端(Outp)即為所述輸入電路的第一輸出端(Outp),第二與非門(X2)第一輸入端(Outn)同時(shí)作為所述輸入電路的第二輸出端(Outn),
[0023]所述輸入電路的反饋控制子電路的第一輸入端(G)、輸出電路的第一輸入端(G)即為所述與非門開關(guān)電路第一輸出端(G)，所述輸入電路的反饋控制子電路的第二輸入端(H)、輸出電路的第二輸入端(H)即為所述與非門開關(guān)電路第二輸出端(H)。
[0024]本發(fā)明的有益效果是，與專利200910242582.3發(fā)明的時(shí)域比較器相比，本發(fā)明提出的時(shí)域比較器功耗更低，精度更高，抗干擾能力更強(qiáng)。
【專利附圖】

【附圖說明】
[0025]圖1是專利ZL200910242582.3發(fā)明的時(shí)域比較器。
[0026]圖2是本發(fā)明所述的高精度數(shù)字化的時(shí)域比較器。
【具體實(shí)施方式】
[0027]以下結(jié)合附圖，詳細(xì)說明本發(fā)明的內(nèi)容:
[0028]圖1是200910242582.3所述的時(shí)域比較器。CLK為時(shí)鐘信號(hào)，Vinp和Vinn為輸入電壓，Outl和0ut2為比較器輸出電壓。在復(fù)位相，CLK為低電平，電容C1、C2通過M1、M2被充電至電源電壓VDD。當(dāng)時(shí)鐘信號(hào)CLK從高電平變?yōu)榈碗娖綍r(shí)，電容C1、C2開始放電，放電電流的大小與輸入電壓Vinp和Vinn的大小有關(guān)。如果Vinp大于Vinn，則電容C2的放電電流大于電容Cl的放電電流，M17先于M18導(dǎo)通，比較器輸出端Outl輸出低電平，0ut2輸出高電平。反之，如果Vinp小于Vinn，比較器輸出端Outl輸出高電平，0ut2輸出低電平。該時(shí)域比較器的優(yōu)點(diǎn)在于不含電阻，節(jié)省了芯片面積，但是電容C1、C2的放電電流為非線性，導(dǎo)致時(shí)域比較器的精度不高，且瞬態(tài)放電電流峰值較大，在1.8V電源電壓下，放電電流峰值達(dá)到622uA，導(dǎo)致時(shí)域比較器功耗較大，且偽差分的結(jié)構(gòu)抗干擾能力差，不適合應(yīng)用于高精度的模數(shù)轉(zhuǎn)換器中。
[0029]本發(fā)明將圖1中上、下兩條放電支路合并成一條支路，構(gòu)成全差分的時(shí)域比較器，既適用于單端逐次逼近模數(shù)轉(zhuǎn)換器也適用于全差分逐次逼近模數(shù)轉(zhuǎn)換器。電阻Rd將放電電流線性化，提高了時(shí)域比較器的精度。同時(shí)，電阻Rd控制放電電流大小，在1.8V電源電壓下，放電電流峰值為112uA，減小了時(shí)域比較器的功耗。[0030]圖2是本發(fā)明所述的高精度數(shù)字化的時(shí)域比較器。CLK為時(shí)鐘信號(hào)，VINP和VINN為比較器輸入電壓，Out和為比較器輸出電壓。當(dāng)CLK為低電平時(shí)，CLK力高電平，開關(guān)Μ5、Μ6、Μ9和MlO導(dǎo)通，電容Cl、C2被充電至電源電壓VDD，Outp和Outn輸出低電平，G和H輸出高電平，Out和—重置為低電平。當(dāng)CLK從低電平變?yōu)楦唠娖綍r(shí)，初始時(shí)刻，G和H為高電平，Mll導(dǎo)通，電容Cl通過M3、Ml、Mil、Rd放電，電容C2通過M4、M2、Mil、Rd放電，電容Cl、C2的電壓V。和Vd開始下降，假設(shè)VINP大于VINN，則電容Cl的放電電流大于電容C2的放電電流，則電壓V。下降速度快于電壓Vd下降速度，M7先于M8導(dǎo)通，Outp首先
變?yōu)楦唠娖剑珿變?yōu)榈碗娖?，比較器輸出Out變?yōu)楦唠娖?，‘變?yōu)榈碗娖?。值得注意的?br> 由與非門給反相器供電的這種方式使得Out和^無法在同一時(shí)間變?yōu)楦唠娖健?見文獻(xiàn)[R.Jacob Baker, “CMOS 電路設(shè)計(jì)、布局與仿真(第二版,第一卷)，，,2007:Page (S): 347])。反之,若VINP小于VINN，則電容C2的放電電流大于電容Cl的放電電流，則電壓Vd下降速度快于電壓V。下降速度，M8先于M7導(dǎo)通，Outn首先變?yōu)楦唠娖?，H變?yōu)榈碗娖剑容^器輸出—變?yōu)楦唠娖?，Out變?yōu)榈碗娖健?br> [0031]在電源電壓為1.8V，電容為800F，電阻為64ΚΩ的情況下，其仿真結(jié)果表明，本發(fā)明所述的時(shí)域比較器功耗為5.49uW，精度為18uV，可用于精度小于15位的模數(shù)轉(zhuǎn)換器中，而專利200910242582.3發(fā)明的時(shí)域比較器功耗為9uW，精度為1.2mV,只能用于精度小于10位的模數(shù)轉(zhuǎn)換器中?？梢姳景l(fā)明 所述的時(shí)域比較器功耗更低，精度更高。
【權(quán)利要求】
1.一種高精度數(shù)字化的時(shí)域比較器，其特征在于含有:輸入電路、與非門開關(guān)電路和輸出電路，其中:輸入電路，含有:第一全差分輸入信號(hào)(VINP)子電路、第二全差分輸入信號(hào)(VINN)子電路、輸入電路的反饋控制子電路；其中: 第一全差分輸入信號(hào)(VINP)子電路，含有:兩個(gè)PMOS管:第一PMOS管(M5)和第二PMOS管(M7);三個(gè)NMOS管:第一 NMOS管(M3)、第二 NMOS管(Ml)以及第三NMOS管(M9);第一電容(Cl)，其中: 第一 PMOS管(M5)、第一 NMOS管(M3)和第二 NMOS管(Ml)依次串聯(lián)，第一 PMOS管(M5)的柵極和第一 NMOS管(M3)的柵極都輸入時(shí)鐘信號(hào)(CLK)，第二 NMOS管(Ml)的柵極接所述第一全差分輸入信號(hào)(VINP)， 第二 PMOS管(M7)、第三NMOS管(M9)依次串聯(lián)，該第二 PMOS管(M7)的漏極、第三NMOS管(M9)的漏極相連后構(gòu)成所述輸入電路的第一輸出端(Outp)，第二 PMOS管(M7)的柵極和所述第一 PMOS管(M5)、第一 NMOS管(M3)這兩個(gè)MOS管的漏極相連后接第一電容(Cl )，而該第一電容(Cl)的另一端接地，第三NMOS管(M9)的柵極接所述時(shí)鐘信號(hào)(CLK)的反相信號(hào)(CLK )，而源極接地， 第二全差分輸入信號(hào)(VINN)子電路，含有:兩個(gè)PMOS管:第三PMOS管(M6)和第四PMOS管(M8);三個(gè)NMOS管:第四NMOS管(M4)、第五NMOS管(M2)以及第六NMOS管(MlO);第二電容(C2)，其中: 第三PMOS管(M6)、第四NMOS管(M4)以及第五NMOS管(M2)依次串聯(lián)，第三PMOS管(M6)和第四NMOS管(M4)這兩個(gè)MOS管的柵極相連后接所述時(shí)鐘信號(hào)(CLK)，第五NMOS管(M2)的柵極接所述第二全差分輸入信號(hào)(VINN)， 第四PMOS管(M8)和第六NMOS管(MlO)依次串聯(lián)，該第四PMOS管(M8)的漏極、第六NMOS管(MlO)的漏極相連后構(gòu)成所述輸入電路的第二輸出端(Outn)，第四PMOS管(M8)的柵極在與第三PMOS管(M6 )、第四NMOS管(M4 )這兩個(gè)MOS管的漏極相連后接第二電容(C2 )，該第二電容(C2)的另一端接地，第六NMOS管(MlO)的柵極接所述時(shí)鐘信號(hào)(CLK)的反相信號(hào)(CLK )，而源極接地， 所述第一 PMOS管(M5 )、第二 PMOS管(M7 )、第三PMOS管(M6 )和第四PMOS管(M8 )這四個(gè)PMOS管的源極都與電源電壓(VDD)相連， 輸入電路的反饋控制子電路，含有:第一與門(AND1)，第七NMOS管(Mll)以及第一電阻(RD)，其中: 第一與門(ANDl)的第一輸入端(G)為所述輸入電路的反饋控制子電路的第一輸入端，第一與門(ANDl)的第二輸入端(H)為所述輸入電路的反饋控制子電路的第二輸入端，第七NMOS管(MlI)的柵極接第一與門(ANDl)的輸出，而該第七NMOS管(MlI)的源極接第一電阻(Rd)的正端，而該第一電阻(Rd)的負(fù)端接地，第七NMOS管(Mll)漏極和所述第二 NMOS管(Ml)、第五NMOS管(M2)這兩個(gè)MOS管的源極相連， 與非門開關(guān)電路，含有:第一與非門(Xl)和第二與非門(X2)，其中: 第一與非門(Xl)的第一輸入端(Outp)為所述與非門開關(guān)電路第一輸入端,第一與非門(XI)的第二輸入端與所述第二與非門(X2)的輸出端(H)相連，該輸出端(H)構(gòu)成所述與非門開關(guān)電路的第二輸出端，第一與非門(Xl)的第二輸入端(Outn)為所述與非門開關(guān)電路第二輸入端，第二與非門(X2)的第二個(gè)輸入端與所述第一與非門(Xl)的輸出端(G)相連，該輸出端(G)構(gòu)成所述與非門開關(guān)電路的第一輸出端， 輸出電路，含有:兩個(gè)PMOS管:第五PMOS管(M12)和第六PMOS管(M14)，兩個(gè)NMOS管:第八NMOS管(M13)和第九NMOS管(M15)，其中: 第五PMOS管(M12)與第八NMOS管(M13)串聯(lián)，且該第五PMOS管(M12)的柵極與第八NMOS管(M13)的柵極相連,構(gòu)成所述輸出電路的第一輸入端(G),第五PMOS管(M12)的漏極與第八NMOS管(M13)的漏極相連后構(gòu)成所述時(shí)域比較器的第一輸出端(Out)，而該第八NMOS管(M13)的源極接地， 第六PMOS管(M14)與第九NMOS管(M15)串聯(lián)，且該第六PMOS管(M14)的柵極與第九NMOS管(M15)的柵極相連，構(gòu)成所述輸出電路的第二輸入端(H)，第六PMOS管(M14)的漏極與所述第九NMOS管(M15)的漏極相連后構(gòu)成所述時(shí)域比較器的第二輸出端(―),而第九NMOS管(M15)源極接地， 第五PMOS管(M12)的源極與第二與非門(X2)的輸出端(H)相連，第六PMOS管(M14)的源極與第一與非門(Xl)的輸出端(G)相連， 所述第一與非門(Xl)第一輸入端(Outp)即為所述輸入電路的第一輸出端(Outp)，第二與非門(X2)第一輸入端(Outn)同時(shí)作為所述輸入電路的第二輸出端(Outn)，所述輸入電路的反饋控制子電路的第一輸入端(G)、輸出電路的第一輸入端(G)即為所述與非門開關(guān)電路第一輸出端(G)，所述輸入電路的反饋控制子電路的第二輸入端(H)、輸出電路的第二輸入端(H)即為所述與非門開`關(guān)電路第二輸出端(H)。
【文檔編號(hào)】H03M1/38GK103607204SQ201310572356
【公開日】2014年2月26日 申請(qǐng)日期:2013年11月15日 優(yōu)先權(quán)日:2013年11月15日
【發(fā)明者】樊華, 李強(qiáng), 李廣軍 申請(qǐng)人:電子科技大學(xué)