低功耗小面積的電容陣列及其復位方法和邏輯控制方法
【專利摘要】本發(fā)明公開了一種低功耗小面積的電容陣列及其復位方法和邏輯控制方法，屬逐次逼近A/D轉(zhuǎn)換器的低功耗【技術(shù)領(lǐng)域】，包括二進制電容陣列和開關(guān)陣列、四個基準電壓以及結(jié)合電容上極板采樣、開關(guān)初始化以及電容全下跳變的邏輯控制方式，本發(fā)明公開的電容陣列的平均功耗和面積分別為傳統(tǒng)電荷再分配結(jié)構(gòu)的2.3%和12.5%，具有結(jié)構(gòu)簡單、面積小、功耗低、匹配靈活等優(yōu)點。將本發(fā)明應用于逐次逼近ADC，不僅可顯著降低功耗、節(jié)省面積、提高匹配性能和轉(zhuǎn)換精度，而且在同等精度下，電容陣列規(guī)模的減小還有利于提高A/D轉(zhuǎn)換速率。
【專利說明】低功耗小面積的電容陣列及其復位方法和邏輯控制方法
【技術(shù)領(lǐng)域】:
[0001]本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，尤其涉及一種低功耗小面積的電容陣列及其復位方法和邏輯控制方法。
【背景技術(shù)】:
[0002]逐次逼近(SAR,SAR:Successive-Approximation-Register,逐次逼近寄存器)ADC是常用的ADC結(jié)構(gòu)類型之一，具有結(jié)構(gòu)簡單、易集成等優(yōu)點，以電容陣列為主體結(jié)構(gòu)的電荷再分配型SAR ADC憑借其低功耗優(yōu)勢獲得了廣泛應用。然而，隨著CMOS (CMOS:Complementary metal oxide semiconductor FET,互補金屬氧化物半導體場效應晶體管)集成電路設(shè)計技術(shù)及工藝特征尺寸的進步，SoC規(guī)模越來越大，對嵌入其中的ADC的功耗和面積都提出了更嚴格的要求，傳統(tǒng)的電荷再分配型SAR ADC電容陣列的規(guī)模隨ADC位數(shù)呈指數(shù)倍增長，不利于面積、功耗以及速度優(yōu)化。圖1所示的是傳統(tǒng)N-bit差分輸入電荷再分配型SAR ADC結(jié)構(gòu)，其電容陣列共包括2N+1個單位電容。一方面，受匹配精度的約束，不僅電路面積較大，工藝成本高，而且電容陣列的動態(tài)功耗較大；另一方面，大規(guī)模的電容陣列，致使SAR ADC的輸入電容較大，影響ADC采樣速率的提高。

【發(fā)明內(nèi)容】
:
[0003]本發(fā)明的目的在于克服傳統(tǒng)電荷再分配型SAR ADC結(jié)構(gòu)的不足，提供一種低功耗小面積的電容陣列及其復位方法和邏輯控制方法，該電容陣列在實現(xiàn)同等A/D轉(zhuǎn)換精度的同時降低了電容陣列的規(guī)模，能顯著降低功耗，減小面積，節(jié)省成本，同時能提高電容匹配性設(shè)計的靈活性。
[0004]為實現(xiàn)上述目的，本發(fā)明所采用的技術(shù)方案是:
[0005]一種低功耗小面積的電容陣列，包括由兩組電容C。、電容C1、電容C2,……電容CN_3電容陣列組成二進制電容陣列、由開關(guān)Stlp~開關(guān)Sip和開關(guān)Stln~開關(guān)Sin組成的電容陣列開關(guān)、四個基準電壓和\2以及差分輸入信號Vip和Vin ;其中N為大于等于3的整數(shù)，i=N-3 ；
[0006]Vip和Vin分別連接到比較器的兩個輸入端上，一組電容陣列中電容的正極與Vip相連，另一組電容陣列中電容的正極與Vin相連；
[0007]開關(guān)Slp~開關(guān)S(N_2)p和開關(guān)Sln~開關(guān)S(N_2)n均為單刀雙擲開關(guān)，一端與電容負極相連，另一端一路與VMf相連，一路接地；開關(guān)Stlp和開關(guān)Stln為單刀多擲開關(guān)，一端與電容Ctl的負極相連，另一端設(shè)置有四路，一路與Vref相連，一路與Vrt相連，一路與\2相連，最后一路接地。
[0008]所述四個基準電壓，Vcm=Vref/2,Vrl=Vref/4，Vr2=3Vref/4o
[0009]—種電容陣列的開關(guān)陣列時序復位方法，S(N_3)n=S(N_3)p= “0”，S(N_4)n=S(N_5)n=……
Sln-S0n-1 I S(n-4)p_S(N_5)p_......Slp-S0p =“1”，根據(jù)Bp1的結(jié)果改變S(N_3)的值，輸出較小的電
容陣列所對應的最高位開關(guān)接至vMf，其控制信號S(N_3)由“O”變?yōu)椤?”，進而再次比較電容陣列輸出的大小，產(chǎn)生第二位數(shù)字輸出BN_2。
[0010]一種電容陣列的電容全下跳變邏輯控制方法，在輸出較大的電容陣列中，把相應數(shù)字位對應的電容從VMf接至“0”，逐次產(chǎn)生Bn_3~B2,進一步引入Vcni, Vrl, Vr2三個基準，將相應的基準電壓接至電容C1和電容Ctl,產(chǎn)生B1和Btl,整個邏輯控制過程中，只需要將相應電容所接的電平減小，能夠進一步減小電容陣列的功耗。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果:
[0012]本發(fā)明低功耗小面積的電容陣列，采取電容上極板采樣，采樣結(jié)束后，通過比較器比較Vip和Vin的大小直接產(chǎn)生最高位的輸出Bp1，該過程不消耗能耗，而且由于最高位在采樣結(jié)束后直接產(chǎn)生，減小了電容陣列的規(guī)模，進而減小了功耗、芯片面積及成本，同時提高匹配的靈活性。VM，個子基準僅在最低兩位的產(chǎn)生過程中應用，因此降低了對子基準精度的要求，使得子基準的產(chǎn)生方式更加靈活，可由外部電壓源直接提供，也可在芯片內(nèi)部通過間歇工作模式的電阻梯分壓產(chǎn)生，以降低整體ADC的功耗。
[0013]本發(fā)明在米樣階段，s(N_Sn=s(N_3)p=“O”, s(N_4)n=s(N_5)n=......Sln=S0n= “ I ”, S(N_4)p=S(N_5)
P=……Slp=Stlp=U'—方面使得第二位數(shù)字輸出bn_2的產(chǎn)生過程不消耗能耗，另一方面也保證了后續(xù)電容全下跳變的邏輯控制方式，以降低功耗。此外，本發(fā)明采取的時序復位技術(shù)使得差分結(jié)構(gòu)電容陣列的共模輸出電平在逐次逼近階段逐漸逼近\J2，從而使得比較器的共模電平變化范圍顯著減小，在電容下跳變過程中，能夠有效減小由于比較器共模電平變化引起的輸入失調(diào)誤差。
【專利附圖】

【附圖說明】:
[0014]圖1為傳統(tǒng)電荷再分配型SAR ADC的結(jié)構(gòu)示意圖；
[0015]圖2為本發(fā)明的SAR ADC的結(jié)構(gòu)示意圖；
[0016]圖3為本發(fā)明的5-bit A/D轉(zhuǎn)換實施例的結(jié)構(gòu)示意圖；其中，3-a為產(chǎn)生高三位3MSBs的結(jié)構(gòu)示意圖，3-b為產(chǎn)生最低兩位2LSBs的結(jié)構(gòu)示意圖；
[0017]圖4為本發(fā)明實施例中時序復位對轉(zhuǎn)換波形的改善效果圖；
[0018]圖5為本發(fā)明10-bit實施例和傳統(tǒng)電荷再分配結(jié)構(gòu)的能耗曲線圖。
【具體實施方式】:
[0019]為了將本發(fā)明的目的、技術(shù)方案和優(yōu)點表達得更加清楚，下面結(jié)合附圖對本發(fā)明再作進一步詳細的說明。在此，本發(fā)明的實施例及說明僅為對本發(fā)明的解釋，不作為對本發(fā)明的限定。
[0020]參見圖2，本發(fā)明低功耗小面積的電容陣列，包括由兩組電容Ctl、電容C1、電容C2、……電容CN_3電容陣列組成二進制電容陣列、由開關(guān)Stlp~開關(guān)Sip和開關(guān)Stln~開關(guān)Sin組成的電容陣列開關(guān)、四個基準電壓VMf、Vcm, Vrl和\2以及差分輸入信號Vip和Vin ;其中N為大于等于3的整數(shù)，i=N-3 ;Vi￡^P Vin分別連接到比較器的兩個輸入端上，一組電容陣列中電容的正極與Vip相連，另一組電容陣列中電容的正極與Vin相連；開關(guān)Slp~開關(guān)S(N_2)P和開關(guān)Sln~開關(guān)S(N_2)n均為單刀雙擲開關(guān)，一端與電容負極相連，另一端一路與Vref相連，一路接地；開關(guān)Stlp和開關(guān)Stln為單刀多擲開關(guān)，一端與電容Ctl的負極相連，另一端設(shè)置有四路，一路與Vm相連，一路與Vrt相連，一路與\2相連，最后一路接地。所述四個基準電壓，VCm=Vref/2，Vrl=Vref/4, Vr2=3Vref/4。
[0021]本發(fā)明還公開了一種電容陣列的開關(guān)陣列時序復位方法，S(N_3)n=S(N_3)p= “0”，S(N_4)n=S(N-5)n=……Sln=Stln= “1”，S(N_4)P=S(N_5)P=……Slp=Stlp= “1”，根據(jù) Bh 的結(jié)果改變 S(n_3)的值，輸出較小的電容陣列所對應的最高位開關(guān)接至VMf，其控制信號S(N_3)由“O”變?yōu)椤?”，進而再次比較電容陣列輸出的大小，產(chǎn)生第二位數(shù)字輸出Bn_2。
[0022]本發(fā)明還公開了一種電容陣列的電容全下跳變邏輯控制方法，在輸出較大的電容陣列中，把相應數(shù)字位對應的電容從Vref接至“0”，逐次產(chǎn)生Bn_3~B2，進一步引入VM，Vrt，Vr2三個基準，將相應的基準電壓接至電容C1和電容Ctl,產(chǎn)生B1和Btl,整個邏輯控制過程中，只需要將相應電容所接的電平減小，能夠進一步減小電容陣列的功耗。
[0023]本發(fā)明的電路結(jié)構(gòu)及原理:
[0024]如圖1所示，傳統(tǒng)電荷再分配型SAR ADC結(jié)構(gòu)中，采取電容下極板采樣以及傳統(tǒng)的逐次逼近方式，C0,C1,C2,……CV1組成二進制電容陣列，C0=C1,i=l~N-1 ;Sip、Sin(i=0~N-1)為電容陣列開關(guān)；Vip和Vin為差分輸入信號；VMf為電壓基準。整個電容陣列不僅規(guī)模較大，面積、功耗以及工藝成本較高，而且大規(guī)模的電容陣列致使SAR ADC的輸入電容較大，導致整體工作速度受限。
[0025]表1本發(fā)明和傳統(tǒng)電荷再分配結(jié)構(gòu)的比較(10-bit ADC)
[0026]
【權(quán)利要求】
1.一種低功耗小面積的電容陣列，其特征在于:包括由兩組電容Ctl、電容C1、電容C2、……電容CN_3電容陣列組成二進制電容陣列、由開關(guān)Stlp~開關(guān)Sip和開關(guān)Stln~開關(guān)Sin組成的電容陣列開關(guān)、四個基準電壓VMf、Vcm, Vrl和\2以及差分輸入信號Vip和Vin ;其中N為大于等于3的整數(shù)，i=N-3 ； Vip和Vin分別連接到比較器的兩個輸入端上，一組電容陣列中電容的正極與Vip相連，另一組電容陣列中電容的正極與Vin相連； 開關(guān)Slp~開關(guān)S(N_2)P和開關(guān)Sln~開關(guān)S(N_2)n均為單刀雙擲開關(guān)，一端與電容負極相連，另一端一路與Vm相連，一路接地；開關(guān)Stlp和開關(guān)Stln為單刀多擲開關(guān)，一端與電容Ctl的負極相連，另一端設(shè)置有四路，一路與Vref相連，一路與Vrt相連，一路與\2相連，最后一路接地。
2.根據(jù)權(quán)利要求1所述的低功耗小面積的電容陣列，其特征在于:所述四個基準電壓，VCm=Vref/2，Vrl=Vref/4, Vr2=3Vref/4。
3.—種如權(quán)利要求1所述電容陣列的開關(guān)陣列時序復位方法，其特征在于:S(N_3)n=S(N_3)P= “0”，S(N_4)n=S(N_5)n=......Sln=S0n= “1”，S(N_4)P=S(N_5)P=......Slp=S0p= “1”，根據(jù) Bh 的結(jié)果改變S(N_3)的值，輸出較小的電容陣列所對應的最高位開關(guān)接至vMf，其控制信號S(N_3)由“O”變?yōu)椤?”，進而再次比較電容陣列輸出的大小 ，產(chǎn)生第二位數(shù)字輸出仏_2。
4.一種如權(quán)利要求1所述電容陣列的電容全下跳變邏輯控制方法，其特征在于:在輸出較大的電容陣列中，把相應數(shù)字位對應的電容從Vref接至“O”，逐次產(chǎn)生Bn_3~B2,進一步引入VM，Vrt，Vrf三個基準，將相應的基準電壓接至電容C1和電容Ctl，產(chǎn)生B1和Btl,整個邏輯控制過程中，只需要將相應電容所接的電平減小，能夠進一步減小電容陣列的功耗。
【文檔編號】H03M1/38GK103595412SQ201310482647
【公開日】2014年2月19日 申請日期:2013年10月15日 優(yōu)先權(quán)日:2013年10月15日
【發(fā)明者】佟星元 申請人:西安郵電大學