具有邏輯運(yùn)算和數(shù)據(jù)存儲功能的可編程功能產(chǎn)生單元的制作方法
【專利摘要】本發(fā)明公開了一種FPGA電路中的k輸入可編程功能產(chǎn)生單元。該功能產(chǎn)生單元由寫操作控制模塊、MC陣列、讀操作控制模塊構(gòu)成。其中，寫操作控制模塊在細(xì)粒度RAM寫操作時(shí)實(shí)現(xiàn)地址譯碼、寫使能及時(shí)鐘同步等功能。MC陣列中采用了一種能夠存儲不同來源數(shù)據(jù)的MC結(jié)構(gòu)，在功能產(chǎn)生單元實(shí)現(xiàn)用戶邏輯運(yùn)算功能或細(xì)粒度ROM功能時(shí)，MC中的存儲數(shù)據(jù)來自FPGA的配置控制器；在功能產(chǎn)生單元實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，MC中的存儲數(shù)據(jù)來自用戶電路。讀操作控制模塊在細(xì)粒度RAM或ROM的讀操作時(shí)實(shí)現(xiàn)對MC陣列中所存儲數(shù)據(jù)的讀取操作，在用戶邏輯運(yùn)算時(shí)與MC陣列配合實(shí)現(xiàn)查找表(LUT)的功能。
【專利說明】具有邏輯運(yùn)算和數(shù)據(jù)存儲功能的可編程功能產(chǎn)生單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字集成電路中現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)【技術(shù)領(lǐng)域】，具體涉及一種具有邏輯運(yùn)算和數(shù)據(jù)存儲功能的可編程功能產(chǎn)生單元。
【背景技術(shù)】
[0002]FPGA是一種通用的邏輯電路，具有靈活性高、開發(fā)風(fēng)險(xiǎn)低的優(yōu)點(diǎn)，已廣泛應(yīng)用于工業(yè)控制、航空航天、通信、汽車電子等領(lǐng)域，并且占據(jù)著越來越多的市場份額。目前主流的FPGA產(chǎn)品均采用SRAM來對用戶設(shè)計(jì)進(jìn)行編程。FPGA中的最基本單元是基本邏輯單元(Basic Logic Element，BLE)，它能夠獨(dú)立完成一定的組合、時(shí)序邏輯功能，為數(shù)字系統(tǒng)設(shè)計(jì)提供最基本的邏輯運(yùn)算操作和數(shù)據(jù)存儲功能。BLE通常由功能產(chǎn)生單元、寄存器以及其他一些邏輯電路構(gòu)成。功能產(chǎn)生單元是BLE中最核心的單元，可以通過配置來執(zhí)行組合邏輯、細(xì)粒度存儲、算術(shù)運(yùn)算等功能。
[0003]隨著FPGA的應(yīng)用領(lǐng)域逐步擴(kuò)大，對片內(nèi)存儲資源的需要越來越大，形式也越來越靈活。根據(jù)不同的應(yīng)用需求，F(xiàn)PGA中除了需要不同容量的粗粒度存儲器塊外，還需要能提供更加靈活的細(xì)粒度存儲單元。
[0004]目前主流的商用FPGA器件,主要包括Altera公司的Stratix系列芯片(StratixII到Stratix V)和Xilinx公司的Virtex系列芯片(Virtex-2到Virtex-7)?，F(xiàn)有芯片中所采用的功能產(chǎn)生單元，有些基于查找表(Look Up Table,LUT)結(jié)構(gòu)，僅能實(shí)現(xiàn)邏輯運(yùn)算功能而無法實(shí)現(xiàn)細(xì)粒度存儲功能；有些需要幾個功能產(chǎn)生單元配合，再利用一些額外的電路，才能夠?qū)崿F(xiàn)細(xì)粒度存儲功能，邏輯資源利用率較低，且配置不夠靈活；有些需要使用數(shù)據(jù)譯碼模塊作為控制模塊，電路結(jié)構(gòu)較為復(fù)雜。

【發(fā)明內(nèi)容】

[0005]針對這些問題，本發(fā)明提出了一種既可實(shí)現(xiàn)用戶邏輯運(yùn)算功能，又可實(shí)現(xiàn)用戶細(xì)粒度RAM讀/寫功能以及細(xì)粒度ROM讀/寫功能的k輸入功能產(chǎn)生單元。
[0006]本發(fā)明公開了一種具有邏輯運(yùn)算和數(shù)據(jù)存儲功能的可編程功能產(chǎn)生單元，該功能產(chǎn)生單元可被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能、細(xì)粒度RAM功能或細(xì)粒度ROM功能的用戶電路，其包括:
[0007]寫操作控制模塊:其在用戶電路實(shí)現(xiàn)細(xì)粒度RAM寫操作時(shí)，控制MC陣列存儲所述RAM中的用戶數(shù)據(jù)；
[0008]MC陣列:其在用戶電路實(shí)現(xiàn)用戶邏輯運(yùn)算以及細(xì)粒度ROM功能時(shí)，用于存儲配置數(shù)據(jù)；在用戶電路實(shí)現(xiàn)細(xì)粒度RAM寫操作時(shí)，用于存儲所述RAM中的用戶數(shù)據(jù)；
[0009]讀操作控制模塊:其用于讀出MC陣列中存儲的數(shù)據(jù)。
[0010]本發(fā)明提出的功能產(chǎn)生單元，既能存儲來自FPGA配置控制器的配置數(shù)據(jù)以實(shí)現(xiàn)用戶邏輯運(yùn)算操作，又能存儲來自用戶電路的數(shù)據(jù)并實(shí)現(xiàn)對其的讀/寫操作。提高了可編程芯片的資源利用效率。[0011]本發(fā)明提出的k輸入功能產(chǎn)生單元，由于結(jié)構(gòu)規(guī)整，因此能夠方便快速的設(shè)計(jì)出k取不同值時(shí)對應(yīng)的功能產(chǎn)生單元，減少了由于輸入個數(shù)改變而帶來的額外設(shè)計(jì)開銷，具有良好的可擴(kuò)展性。
【專利附圖】

【附圖說明】
[0012]圖1是本發(fā)明中存儲單元(MC)的結(jié)構(gòu)框圖；
[0013]圖2是本發(fā)明中功能產(chǎn)生單元的結(jié)構(gòu)框圖；
[0014]圖3是本發(fā)明中寫操作控制模塊的結(jié)構(gòu)框圖；
[0015]圖4是本發(fā)明中時(shí)鐘同步單元的時(shí)序關(guān)系圖。
【具體實(shí)施方式】
[0016]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
[0017]本發(fā)明提出了一種現(xiàn)場可編程門陣列的基本邏輯單元中的功能產(chǎn)生單元，其包括:寫操作控制模塊、存儲單元(MC)陣列和讀操作控制模塊。
[0018]圖1示出了本發(fā)明中存儲單元(MC)的結(jié)構(gòu)框圖。MC陣列包括多個MC，如圖1所示，每個MC包括:4個NMOS管、兩個反相器。其中，4個NMOS管為Ml、M2、M3和M4，兩個反相器為INVl和INV2。配置地址輸入端口 CADDR接NMOS管Ml和M3的柵極，用戶地址輸入端口 ADDR接NMOS管M2和M4的 柵極，配置數(shù)據(jù)輸入端口 CDATA和CDATA分別接NMOS管Ml和M3的源極，用戶數(shù)據(jù)輸入端口 DATA和DATA分別接NMOS管M2和M4的源極，反相器INVl的輸出端口 Q接反相器INV2的輸入端口，反相器INV2的輸出端口0接反相器INVl的輸入端口，NMOS管Ml和M2的漏極均連接在^端，NMOS管M3和M4的漏極均連接在Q端。此MC結(jié)構(gòu)能夠?qū)崿F(xiàn)不同來源數(shù)據(jù)的存儲，具體說明如下:
[0019]I)當(dāng)功能產(chǎn)生單元實(shí)現(xiàn)用戶邏輯運(yùn)算功能或細(xì)粒度ROM功能時(shí)，MC存儲來自FPGA配置控制器的配置數(shù)據(jù)，此時(shí)用戶地址輸入端口 ADDR置為0，配置地址輸入CADDR置為1，來自FPGA配置控制器的配置數(shù)據(jù)CDATA存儲于MC的輸出端口 Q中；
[0020]2)當(dāng)功能產(chǎn)生單元實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，MC接收來自用戶電路的用戶存儲數(shù)據(jù)，此時(shí)配置地址輸入端口 CADDR置為0，用戶地址輸入端口 ADDR置為I，將來自用戶電路的用戶存儲數(shù)據(jù)DATA存儲于MC的輸出端口 Q中。
[0021]圖2示出了 k位輸入的功能產(chǎn)生單元的結(jié)構(gòu)框圖。如圖2所示，在該功能產(chǎn)生單元中，模式控制信號MODE、配置數(shù)據(jù)CDATA[2k-l: O]信號和CDATA[2k-l:0]信號均來自于FPGA的配置控制器，且MODE要先于CDATA[2k-l: O]和CDATA[2k-丨:0]信號完成配置;WL信
號來自于FPGA配置控制器的字線選擇控制信號。數(shù)據(jù)DATA信號、存儲器寫使能WE信號、寫時(shí)鐘CLK信號、k位寫地址信號WR[k-l:0]及k位讀地址信號RD[k-l:0]來自于用戶電路。
[0022]寫操作控制模塊接收存儲器寫使能信號WE、寫時(shí)鐘CLK、k位寫地址信號WR[k-l:0]以及模式控制信號MODE作為輸入；其輸出的2k位地址信號ADDR[2k-l:0]分別連接到MC陣列中2k個MC模塊的用戶地址輸入端口 ADDR。MC陣列中2k個MC模塊的配置數(shù)據(jù)輸入端口 CDATA分別連接2k位配置數(shù)據(jù)CDATA[2k-l:O];而FPGA配置控制器中與此2k位配置數(shù)據(jù)CDATA [2k-l: O]對應(yīng)的2k位取反配置數(shù)據(jù)CDATA丨2k-1:0]則分別連接MC陣列中2k個MC模塊的CDATA輸入端;模式控制信號MODE經(jīng)反相器INVl取反后，與字線選擇控制信號WL —起，分別連接與門ANDl的兩個輸入端，ANDl的輸出CADDR連接MC陣列中2k個MC模塊的配置地址輸入端CADDR ;來自用戶的存儲數(shù)據(jù)DATA連接MC陣列中2k個MC模塊的用戶數(shù)據(jù)輸入端DATA ;而DATA信號經(jīng)反相器INV2取反后的輸出DATA則連接到MC陣列中2k個MC模塊的DATA輸入端。
[0023]讀操作控制模塊接收來自MC陣列中2k個MC模塊的2k位輸出信號Q[2k_l:0]以及來自用戶電路的k位信號RD [k-Ι: O]作為輸入，其輸出信號RO即為整個功能產(chǎn)生單元的輸出。
[0024]圖3示出了本發(fā)明中寫操作控制模塊的結(jié)構(gòu)框圖。寫操作控制模塊在細(xì)粒度RAM寫操作時(shí)實(shí)現(xiàn)地址譯碼、寫使能及時(shí)鐘同步等功能。如圖3所示，該寫操作控制模塊由寫地址譯碼單元、時(shí)鐘同步單元以及2k個二輸入與門構(gòu)成。其中，2k個二輸入與門為AND[2k-l:0]。寫地址譯碼單元接收k位寫地址信號WR[k-l:0]作為輸入，輸出為經(jīng)譯碼后的2k位地址信號ADDR_I [2k-l: O]。針對每一組地址輸入WR[k_l: O]，輸出的ADDR_I [2k_l: O]信號中僅有一位為1，其余2k-l位均為O。時(shí)鐘同步單元接收存儲器寫使能信號WE、寫時(shí)鐘CLK以及模式控制信號MODE作為輸入，其輸出信號WE_I分別與ADDR_I [2k_l:O]連接到與門AND[2k-l:0]的兩個輸入端，輸出2k位地址信號ADDR[2k-l:0]。時(shí)鐘同步單元各信號間的時(shí)序關(guān)系如圖4所示。當(dāng)MODE信號為O時(shí)，時(shí)鐘同步單元的輸出WE_I為0，則ADDR[2k-l:0]均為O;當(dāng)MODE信號為I時(shí)，時(shí)鐘同步單元輸出經(jīng)CLK信號采樣后的寫使能信號WE_I，經(jīng)過與門AND [2k-l: O]，最終輸出經(jīng)地址譯碼、寫使能及時(shí)鐘同步后的2k位地址信號 ADDR[2k-l:0]。
[0025]MC陣列包含2k個MC，能夠根據(jù)實(shí)際的應(yīng)用需求，對來自FPGA配置控制器的配置數(shù)據(jù)或來自用戶電路的用戶存儲數(shù)據(jù)進(jìn)行存儲。當(dāng)模式控制信號MODE為O時(shí)，MC陣列對來自FPGA配置控制器的配置數(shù)據(jù)進(jìn)行存儲。此時(shí)2k個MC的ADDR端均為0，在字線選擇控制信號WL為I時(shí)，2k個MC的CADDR端均為1，來自FPGA配置控制器的2k位配置數(shù)據(jù)
CDATA[2k-l:0]及其對應(yīng)的2k位取反配置數(shù)據(jù)CDATA[2k-l:0:I分別存儲至IJ 2k個MC中，通過MC陣列的輸出端Q[2k-1:0]輸出；當(dāng)模式控制信號MODE為I時(shí)，MC陣列對來自用戶電路的存儲數(shù)據(jù)進(jìn)行存儲。2k個MC的CADDR端均為0，其ADDR端分別接寫操作控制模塊的2k位輸出ADDR[2k-l:0]，將用戶的存儲數(shù)據(jù)DATA存儲到ADDR輸入為I的那一個MC中，通過輸出端Q[2k-1:0]輸出。
[0026]讀操作控制模塊實(shí)現(xiàn)對MC陣列中所存儲數(shù)據(jù)的異步讀操作。其接收來自MC陣列中存儲的2k位數(shù)據(jù)Q[2k-1:0]以及來自用戶電路的k位信號RD[k-l:0]。其中，輸入信號RD[k-l:0]作為讀操作的地址信號，其信號來源由FPGA支持軟件根據(jù)功能產(chǎn)生單元需要實(shí)現(xiàn)的具體功能來確定。當(dāng)用戶電路實(shí)現(xiàn)用戶邏輯運(yùn)算功能時(shí)，RD[k-l:0]來自于用戶邏輯信號；當(dāng)該模塊實(shí)現(xiàn)細(xì)粒度RAM或ROM的讀操作時(shí)，RD [k-1:0]來自于用戶電路的存儲器讀地址信號。讀操作控制模塊根據(jù)RD[k-1:0]輸入的讀地址，選擇Q[2k-1:0]中的對應(yīng)位，將其值通過RO端輸出。[0027]本發(fā)明提出的功能產(chǎn)生單元可以通過配置來實(shí)現(xiàn)獨(dú)立的用戶邏輯運(yùn)算功能、獨(dú)立的細(xì)粒度RAM讀/寫功能、獨(dú)立的細(xì)粒度ROM讀/寫功能等，具體說明如下:
[0028]I)當(dāng)實(shí)現(xiàn)用戶邏輯運(yùn)算功能時(shí)，模式控制信號MODE為0，此時(shí)寫操作控制模塊不工作，RD[k-l:0]信號接用戶邏輯信號。在FPGA配置階段，當(dāng)字線選擇控制信號WL為I時(shí)，來自FPGA配置控制器的2k位配置數(shù)據(jù)CDATA[2k-l:0]分別存儲到MC陣列的2k個MC中。當(dāng)配置階段結(jié)束進(jìn)入到用戶電路工作階段時(shí)，MC陣列和讀操作控制模塊一起，實(shí)現(xiàn)查找表(LUT)的功能；
[0029]2)當(dāng)實(shí)現(xiàn)細(xì)粒度ROM功能時(shí)，模式控制信號MODE為0，此時(shí)寫操作控制模塊不工作，RD[k-l:0]信號接ROM的讀地址信號。在FPGA配置階段，與用戶邏輯運(yùn)算功能類似，ROM中存儲的2k位數(shù)據(jù)通過FPGA的配置控制器寫入到MC陣列的2k個MC中。當(dāng)配置階段結(jié)束進(jìn)入到用戶電路工作階段時(shí)，根據(jù)讀地址信號RD[k-l:0]的內(nèi)容，相應(yīng)MC中存儲的數(shù)據(jù)通過RO讀出；
[0030]3)當(dāng)實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，模式控制信號MODE為1，此時(shí)寫操作控制模塊工作，DATA、WE、CLK、WR[k-1:0]信號分別接RAM的數(shù)據(jù)輸入、寫使能、寫時(shí)鐘、寫地址信號，RD [k-1:0]信號接RAM的讀地址信號。在FPGA配置階段，功能產(chǎn)生單元不工作。當(dāng)配置階段結(jié)束進(jìn)入到用戶電路工作階段時(shí)，RAM的寫操作通過寫操作控制模塊和MC陣列一起來實(shí)現(xiàn)，而RAM的讀操作則通過MC陣列和讀操作控制模塊一起來實(shí)現(xiàn)。
[0031]圖3所示的寫操作控制模塊結(jié)構(gòu)僅為對其實(shí)現(xiàn)功能的示意性說明，實(shí)際的電路設(shè)計(jì)中，只要能夠正確實(shí)現(xiàn)本發(fā)明中所定義的功能，也可以選擇其他的電路結(jié)構(gòu)。
[0032]以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1. 一種具有邏輯運(yùn)算和數(shù)據(jù)存儲功能的可編程功能產(chǎn)生單元，該功能產(chǎn)生單元可被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能、細(xì)粒度RAM功能或細(xì)粒度ROM功能的用戶電路，其包括: 寫操作控制模塊:其在用戶電路實(shí)現(xiàn)細(xì)粒度RAM寫操作時(shí)，控制MC陣列存儲所述RAM中的用戶數(shù)據(jù)； MC陣列:其在用戶電路實(shí)現(xiàn)用戶邏輯運(yùn)算以及細(xì)粒度ROM功能時(shí)，用于存儲配置數(shù)據(jù)；在用戶電路實(shí)現(xiàn)細(xì)粒度RAM寫操作時(shí)，用于存儲所述RAM中的用戶數(shù)據(jù)； 讀操作控制模塊:其用于讀出MC陣列中存儲的數(shù)據(jù)。
2.如權(quán)利要求1所述的功能產(chǎn)生單元，其特征在于，所述MC陣列包括多個MC，每個MC包括:兩個反相器和4個NMOS管，其中一個反相器的兩端分別經(jīng)一個NMOS管接配置數(shù)據(jù)輸入端，而另一個反相器的兩端分別經(jīng)一個NMOS管接用戶數(shù)據(jù)輸入端；且兩個反相器首尾相接。
3.如權(quán)利要求1所述的功能產(chǎn)生單元，其特征在于，所述寫操作控制模塊用于接收模式控制信號、存儲器寫使能信號、寫地址信號和寫時(shí)鐘信號，其在模式控制信號、存儲器寫使能信號和寫時(shí)鐘信號的控制下，將所接收到的寫地址信號譯碼成用戶存儲數(shù)據(jù)的地址后輸出至MC陣列的用戶數(shù)據(jù)的地址輸入端。
4.如權(quán)利要求3所述的功能產(chǎn)生單元，其特征在于，所述寫操作控制模塊包括寫地址譯碼單元和時(shí)鐘同步單元，所述寫地址譯碼單元用于接收寫地址信號并對其進(jìn)行譯碼，所述時(shí)鐘同步單元接收模式控制信號、存儲器寫使能信號和寫時(shí)鐘信號，其用于在模式控制信號的控制下，利用寫時(shí)鐘信號對寫使能信號進(jìn)行時(shí)鐘同步，其輸出結(jié)果與所述寫地址譯碼單元譯出的地址經(jīng)與門后，最終輸出至MC陣列的用戶數(shù)據(jù)的地址輸入端。
5.如權(quán)利要求3所述的功能產(chǎn)生單元，其特征在于，所述模式控制信號用于控制所述寫操作控制模塊是否工作。
6.如權(quán)利要求2所述的功能產(chǎn)生單元，其特征在于，在用戶電路被配置成實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，所述MC陣列中的每個MC接收寫操作控制模塊譯碼輸出的用戶數(shù)據(jù)的存儲地址和來自用戶電路的用戶存儲數(shù)據(jù)，并根據(jù)所述用戶存儲數(shù)據(jù)的地址存儲來自用戶電路的所述用戶存儲數(shù)據(jù)。
7.如權(quán)利要求2所述的功能產(chǎn)生單元，其特征在于，在用戶電路被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能或細(xì)粒度ROM功能時(shí)，所述MC陣列中的每個MC接收來自FPGA的配置地址和配置數(shù)據(jù)，并根據(jù)所述配置地址信號，存儲所述配置數(shù)據(jù)。
8.如權(quán)利要求1所述的功能產(chǎn)生單元，其特征在于，所述讀操作控制模塊用于實(shí)現(xiàn)對MC陣列存儲數(shù)據(jù)的異步讀出操作；其接收來自MC陣列中存儲的數(shù)據(jù)和來自用戶電路的讀操作地址信號，并根據(jù)所述讀操作地址信號讀出所述MC陣列中存儲的數(shù)據(jù)；其中，在用戶電路被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能時(shí)，所述讀操作地址信號來自于用戶電路的用戶邏輯信號；在用戶電路被配置成實(shí)現(xiàn)細(xì)粒度ROM功能或細(xì)粒度RAM功能時(shí)，所述讀操作地址信號來自于存儲器讀地址信號。
9.如權(quán)利要求1所述的功能產(chǎn)生單元，其特征在于，在用戶電路被配置成實(shí)現(xiàn)用戶邏輯運(yùn)算功能時(shí)，在配置階段，MC陣列接收并存儲來自FPGA的配置數(shù)據(jù)和配置地址，而在用戶電路工作階段，MC陣列和讀操作控制模塊實(shí)現(xiàn)查找表LUT的功能。
10.如權(quán)利要求1所述的功能產(chǎn)生單元，其特征在于，在用戶電路實(shí)現(xiàn)細(xì)粒度RAM功能時(shí)，寫操作控制模塊接收RAM的寫地址信號，并將其進(jìn)行譯碼后輸出至MC陣列，MC陣列接收來自用戶電路中用戶存儲數(shù)據(jù)和寫操作控制模塊的譯碼地址后，根據(jù)所述譯碼地址存儲所述用戶存儲數(shù)據(jù)；讀操作控制模塊接收RAM讀地址信號，并根據(jù)所述讀地址信號從所述MC陣列中讀出所存儲的用戶存儲數(shù)據(jù)。
11.如權(quán)利要求1所述的功能產(chǎn)生單元，其特征在于，在實(shí)現(xiàn)細(xì)粒度ROM功能時(shí)，在配置階段，MC陣列接收來自FPGA的配置地址和配置數(shù)據(jù)，并根據(jù)所述配置地址存儲所述配置數(shù)據(jù)；而在用戶電路工作階段，所述讀操作控制模塊接收來自用戶電路中ROM的讀地址信號，并根據(jù)所述讀地址信號從所述MC陣列中讀出所存儲的配置數(shù)據(jù)。
【文檔編號】H03K19/177GK103633994SQ201310155817
【公開日】2014年3月12日 申請日期:2013年4月28日 優(yōu)先權(quán)日:2013年4月28日
【發(fā)明者】楊海鋼, 李威, 高麗江 申請人:中國科學(xué)院電子學(xué)研究所