可編程邏輯電路中硬件加速器鏡像的測試與修復(fù)的制作方法
【專利說明】
【背景技術(shù)】
[0001]除非在此處進(jìn)行說明，否則此處所描述的材料不是本申請權(quán)利要求的現(xiàn)有技術(shù)并且不因包含在該部分中而承認(rèn)是現(xiàn)有技術(shù)。
[0002]根據(jù)莫爾定律，實際上并入集成電路中的晶體管的數(shù)量每兩年近似加倍。該趨勢已經(jīng)持續(xù)了多半個世紀(jì)且預(yù)期繼續(xù)直至至少2015年或2020年。然而，僅僅將更多的晶體管添加到單線程處理器中不再能產(chǎn)生明顯更快的處理器。相反，提高的系統(tǒng)性能是通過在單個芯片上集成多個處理器核而創(chuàng)建芯片多處理器以及在芯片多處理器的多個處理器核之間共享進(jìn)程來達(dá)到的。但是，即使是這種方法，也有局限性。
[0003]隨著每個接連的進(jìn)程產(chǎn)生，由于對與功率使用和散熱有關(guān)的閾值電壓調(diào)節(jié)的限制，能夠主動切換的芯片的百分比下降。因此，在有較少的進(jìn)程產(chǎn)生時，芯片多處理器一次僅能夠以全頻率利用很小一部分的硅片。這種“利用率壁皇(utilizat1n wall)”將阻礙大量的多核處理器有效地一次采用比小子集多的核，這逐漸損害了建造高核計數(shù)處理器的使用。另外，移動計算設(shè)備的擴(kuò)展使用使得在多核處理器極其期望的最小功率下執(zhí)行復(fù)雜代碼。
[0004]硬件加速器提供了利用最小功率滿足對最大性能的需求的最佳解決方案。硬件加速器通常包括與計算設(shè)備的中央處理單元分離的邏輯電路，并且用來比在通用的中央處理單元上運(yùn)行的軟件中所可能的更快地執(zhí)行某些功能。為此目的，硬件加速器可以是可編程的而允許專用于特定的任務(wù)或功能，并且由軟件、硬件和固件的組合構(gòu)成。通常，硬件加速器被設(shè)計為計算上增強(qiáng)的軟件代碼，并且能夠從諸如浮點(diǎn)加速器的小功能單元變化到諸如圖形處理單元的大功能塊。
[0005]概述
[0006]依照本公開的至少一些實施例，一般地描述了一種用于在處理器中的多個可編程邏輯電路中的一個上實現(xiàn)加速器程序的方法。本文所描述的示例方法可以包括:將與應(yīng)用相關(guān)聯(lián)的輸入提供給用與應(yīng)用相關(guān)聯(lián)的加速器程序編程的所述處理器的第一可編程邏輯電路，以及監(jiān)控由于提供所述輸入所得到的來自所述第一可編程邏輯電路的輸出，其中來自所述第一可編程邏輯電路的輸出由處理器用來運(yùn)行應(yīng)用。一些示例的方法可以包括:將輸入提供給用加速器程序編程的所述處理器的第二可編程邏輯電路，以及監(jiān)控由于將輸入提供給第二可編程邏輯電路所得到的來自第二可編程邏輯電路的輸出。在一些示例中，將來自第一可編程邏輯電路的輸出與來自第二可編程邏輯電路的輸出進(jìn)行比較?；谳敵龅谋容^，來自第二可編程邏輯電路的輸出可用來運(yùn)行應(yīng)用。
[0007]依照本公開的至少一些實施例，一般地描述了用于在處理器中的多個可編程邏輯電路上實現(xiàn)加速器程序的方法。本文所描述的示例性的方法可以包括:將與應(yīng)用相關(guān)聯(lián)的輸入提供給用與應(yīng)用相關(guān)聯(lián)的加速器程序編程的處理器的第一可編程邏輯電路，以及監(jiān)控由于提供輸入所得到的來自第一可編程邏輯電路的輸出，其中來自第一可編程邏輯電路的輸出由處理器用來運(yùn)行應(yīng)用。一些示例性的方法還可以包括:將輸入提供給用加速器程序編程的處理器的第二可編程邏輯電路，以及監(jiān)控由于將輸入提供給第二可編程邏輯電路所得到的來自所述第二可編程邏輯電路的輸出。在一些示例中，將來自第一可編程邏輯電路的輸出與來自第二可編程邏輯電路的輸出進(jìn)行比較?；谳敵龅谋容^，第二可編程邏輯電路可用不同的加速器程序編程。
[0008]依照本公開的至少一些實施例，一般地描述了用于測試被編程到處理器中的多個可編程邏輯電路中的一個可編程邏輯電路中的加速器程序的方法。本文描述的示例性的方法可以包括將測試矢量輸入提供給用加速器程序編程的處理器的第一可編程邏輯電路，測試矢量與加速器程序相關(guān)聯(lián)，以及監(jiān)控由于提供測試矢量輸入所得到的來自第一可編程邏輯電路的輸出。一些示例性的方法還可以包括:將測試矢量輸入提供給處理器的被編程加速器程序的第二可編程邏輯電路，以及監(jiān)控由于將測試矢量輸入提供給第二可編程邏輯電路所得到的來自第二可編程邏輯電路的輸出。在一些示例中，將來自第一可編程邏輯電路的輸出與來自第二可編程邏輯電路的輸出進(jìn)行比較?；谳敵龅谋容^，可以更新第一可編程邏輯電路的健康狀況。
[0009]前面的概述僅僅是示例性的，而不意在以任何方式進(jìn)行限制。通過參考附圖以及下面的詳細(xì)說明，除了上文所描述的示例性的方案、實施例和特征之外，另外的方案、實施例和特征將變得清晰可見。
【附圖說明】
[0010]通過下面結(jié)合附圖給出的詳細(xì)說明和隨附的權(quán)利要求，本公開的前述特征以及其它特征將變得更加清晰。這些附圖僅描繪了依照本公開的多個實施例，因此，不應(yīng)視為對本發(fā)明范圍的限制，將通過利用附圖結(jié)合附加的具體描述和細(xì)節(jié)對本公開進(jìn)行說明。
[0011]圖1示出了芯片多處理器的示例實施例的框圖；
[0012]圖2示出了芯片多處理器的另一示例實施例的框圖；
[0013]圖3闡明了概述用于可編程邏輯電路中的硬件加速器鏡像的測試和修復(fù)的示例方法的流程圖；
[0014]圖4闡明了概述用于可編程邏輯電路中的硬件加速器鏡像的測試和修復(fù)的示例方法的流程圖；以及
[0015]圖5是用于實現(xiàn)用于可編程邏輯電路中的硬件加速器鏡像的測試和修復(fù)的方法的計算機(jī)程序產(chǎn)品的示例性的實施例的框圖，全部依照本公開的至少一些實施例布置。
【具體實施方式】
[0016]在下面的詳細(xì)說明中，將參考附圖，附圖構(gòu)成了詳細(xì)說明的一部分。在附圖中，除非上下文指出，否則相似的符號通常表示相似的部件。在詳細(xì)說明、附圖和權(quán)利要求中所描述的示例性實施例不意在限制。可以使用其它實施例，并且可以做出其它改變，而不偏離本文呈現(xiàn)的主題的精神或范圍。將易于理解的是，如本文大致描述且如圖中所圖示的，本公開的方案能夠以各種不同配置來布置、替代、組合、分離和設(shè)計，所有這些都明確地構(gòu)思出且構(gòu)成本公開的部分。
[0017]如上所述，硬件加速器非常適合于提供降低功率使用的高速處理。當(dāng)前，硬件加速器可實現(xiàn)為固定的硬件，諸如專用集成電路(ASIC)，或者可以構(gòu)建在諸如現(xiàn)場可編程門陣列芯片(FPGA)的可編程邏輯電路之上，可編程邏輯電路能夠被現(xiàn)場配置為用于特定軟件應(yīng)用的加速器。在固定硬件中實現(xiàn)硬件加速具有如下缺點(diǎn)，更長且更昂貴的設(shè)計周期，在固定的硅實現(xiàn)中發(fā)現(xiàn)了錯誤的情況下的昂貴的產(chǎn)品召回的風(fēng)險，以及當(dāng)新開發(fā)的特征添加到為其設(shè)計了硬件加速器的任何應(yīng)用中時不能升級部署產(chǎn)品中的固定硅功能。結(jié)果，非常期望構(gòu)建在能夠通過與特定應(yīng)用相關(guān)聯(lián)的體系結(jié)構(gòu)重新配置的可編程邏輯電路上的硬件加速器。
[0018]現(xiàn)場可編程邏輯電路的明顯的缺點(diǎn)在于，它們一般比常規(guī)的邏輯電路具有高得多的出錯率。能夠產(chǎn)生這些錯誤的現(xiàn)場可編程邏輯電路中的故障模式的示例包括電荷俘獲、熱感應(yīng)門故障、熱疲勞、編程氧化物離解、輻射感應(yīng)錯誤、負(fù)偏壓溫度不穩(wěn)定性和熱載流子注入，以及其他。這些故障模式會由于邏輯電路編程錯誤和/或由于編程的邏輯電路隨時間推移降級而發(fā)生。雖然用于監(jiān)控來自邏輯電路的輸出的精度的內(nèi)嵌自測試(BIST)電路的使用是已知的，可再編程硬件加速器本質(zhì)上對于給定輸入不會具有單一已知輸出，因此使得BIST電路通常不能用于可再編程硬件加速器。此外，在一些實例中，可再編程硬件加速器具體地設(shè)計為占據(jù)處理器芯片的相對小部分的簡單電路。在設(shè)計復(fù)雜(且因此更易于出現(xiàn)涉及和制造瑕疵)且比所測試的可再編程電路尺寸大的處理器芯片上包含對應(yīng)的BIST電路抵消了可再編程電路的關(guān)鍵優(yōu)點(diǎn)。
[0019]本公開的示例實施例涉及硬件加速器，更具體地涉及用于可編程邏輯電路中的硬件加速器鏡像的測試和修復(fù)的方法。具體地，在包括多個可編程邏輯電路的處理器芯片中，通過將復(fù)制的硬件加速器鏡像編程到測試電路中以及使測試電路處于與第一可編程邏輯電路相同的邏輯狀態(tài)，來測試被編程到第一可編程邏輯電路中的硬件加速器鏡像。將來自第一可編程邏輯電路的輸出和測試電路的輸出進(jìn)行比較指示被編程到第一可編程邏輯電路中的硬件加速器鏡像的精度。在一些實施例中，測試電路取代第一可編程邏輯電路，使得在近期編程的邏輯電路中實現(xiàn)所關(guān)注的硬件加速器鏡像。在其他實施例中，對測試電路進(jìn)行重新編程，用于測試被編程到處理器芯片中的其他可編程邏輯電路的其他硬件加速器鏡像。
[0020]圖1示出了依照本公開的至少一些實施例布置的芯片多處理器(CMP) 100的示例實施例的框圖。CMP 100是一種芯片多處理器，其形成在單個集成電路晶粒109上且可配置為并行地執(zhí)行一個或多個處理任務(wù)。CMP 100包括形成在集成電路晶粒109上的多個現(xiàn)場可編程邏輯電路121-123以及測試電路125?，F(xiàn)場可編程邏輯電路121-123和測試電路125可以各自用所需的硬件加速器鏡像編程且因此配置為硬件加速器，用于CMP 100上運(yùn)行的一個或多個應(yīng)用的處理。在一些實施例中，CMP 100還包括形成在集成電路晶粒109上的主處理器130。主處理器130可以配置為中央處理單元(CPU)或其他的通用處理器，并且可以包括指令緩沖器131和/或數(shù)據(jù)緩沖器132，這些緩沖器有時共同稱為“LI超高速緩沖存儲器”。
[0021]—般地，CMP 100可以被包括作為主計算設(shè)備(圖1中未顯示出)的部分。在一些實施例中，這種計算設(shè)備可以是移動計算設(shè)備，諸如智能電話、電子平板設(shè)備、數(shù)字個人助理、膝上型計算機(jī)等。在其他實施例中，包括CMP 100的主計算設(shè)備可以構(gòu)成被配置為提供基于因特網(wǎng)的計算的云計算基礎(chǔ)結(jié)構(gòu)的部分。在另外的實施例中，包括CMP 100的主計算設(shè)備可以是集成到普遍存在的計算環(huán)境中的常規(guī)臺式計算機(jī)或家用電器或其他電子設(shè)備。
[0022]現(xiàn)場可編程邏輯電路121-123和測試電路125是被設(shè)計成在制造后由用戶或設(shè)計者進(jìn)行配置且因此為“現(xiàn)場可編程”的集成邏輯電路。在一些實施例中，現(xiàn)場可編程邏輯電路121-123和/或測試電路125中的一個或多個包括現(xiàn)場可編程門陣列(FPGA)，其能夠用于實現(xiàn)可由專用集成電路(ASIC)執(zhí)行的任何邏輯功能。不同于ASIC，現(xiàn)場可編程邏輯電路121-123和測試電路125可以通過用適當(dāng)?shù)挠布铀倨麋R像編程而被部分地重新配置和/或具有在制造后更新的功能。結(jié)果，現(xiàn)場可編程邏輯電路121-123和測試電路125中的每一個可在操作期間根據(jù)需要用硬件加速器鏡像被重新編程且充當(dāng)用于具體應(yīng)用的硬件加速器。為此目的，現(xiàn)場可編程邏輯電路121-123和/或測試電路125中的一個或多個可以包括被稱為“邏輯塊”的可編程邏輯組件以及允許邏輯塊在不同構(gòu)造中互連線的可重配置互連分級。這種邏輯塊可配置為執(zhí)行復(fù)雜的組合功