專利名稱：可重新配置的有限脈沖響應濾波器的制作方法
技術領域：
本發(fā)明涉及一種數(shù)字訊號處理機制，特別是涉及一種具有可重新配置(reconfigurable)能力的數(shù)字有限脈沖響應(Finite Impulse Response，F(xiàn)IR)濾波器。
背景技術：
有限脈沖響應(Finite Impulse Response，F(xiàn)IR)濾波器是數(shù)字通訊系統(tǒng)的一重要組件，業(yè)界一直致力于改善其濾波效能、減少硬件裝置以及增進操作速度。除此之外，因為通訊系統(tǒng)對于集成化以及可重新配置能力的需求，軟件無線電通訊系統(tǒng)開始獲得注意，例如J.Mitola在“The Software RadioArchitecture，”IEEE Communications Magazine，vol.33，pp.26-38，May 1995，或是E.Buracchini在“The Software Radio Concept，”IEEE CommunicationsMagazine，vol.38，pp.138-143，Sept.2000，當中所提。為此，可重新配置的功能已成為未來濾波器設計的重要因素。
有限脈沖響應濾波器可用來執(zhí)行多種工作，例如匹配濾波、噪聲隔絕、信道等化。也因此多種結構及實行方法被提出來，以加速和簡化濾波器。然而，對于近來激增的有線及無線通訊標準，傳統(tǒng)硬件結構已不適合未來通訊需求。另一方面，因為對可用于多種通訊標準的可重新配置通訊系統(tǒng)有強烈的需求，全世界有大量的研究人員投入軟件無線電通訊系統(tǒng)的研發(fā)。依此種趨勢看來，濾波器的結構設計必須考慮其系數(shù)重設和可重新配置的功能。
一個典型的N個系數(shù)有限脈沖響應濾波器如下所述y[n]=Σi=0N-1hi·x[n-i]]]>(式1)其中，y[n]為一過濾后的數(shù)字訊號，n為該訊號的元素的一指數(shù)(index of elements)；
hi為一濾波系數(shù)；且x為一過濾前的數(shù)字訊號。
眾所周知，標準化有號位(canonical signed digit，CSD)表示法可被用來減少一數(shù)字有限脈沖響應濾波器的復雜度，例如R.M.Hewlitt和E.S.Swartzlantler Jr.在“Canonical Signed Digit Representation for FIR Digital Filters”，Proc.of IEEE Workshop on Signal Processing Systems，2000，pp.416-426，中；M.Tamada和A.Nishihara在“High-Speed FIR Digital Filter with CSD CoefficientsImplemented on FPGA”，Proc.of the ASP-DAC，2001，pp.7-8，中；以及Y.M.Hasan、L.J.Karem、M.Falkinburg、A.Helwig和M.Ronning在“Canonic SignedDigit Chebyshev FIR Filter Design”，IEEE Signal Processing Letters，vol.8，pp.167-169，June 2001，中所述。將濾波器系數(shù)使用CSD表示法編碼可減少部分乘積的數(shù)目，進而在硬件制作上節(jié)省硅晶圓使用面積及減低功率消耗。因此此技術已被廣泛應用于具有固定系數(shù)的有限脈沖響應濾波器。根據(jù)CSD表示法hi=Σk=0Mi-1di,k·2-Pk]]>(式2)因此，y[n]=Σi=0N-1Σk=0Mi-1di,k·2-pk·x[n-i]]]>(式3)其中，di，k為數(shù)值{1，0，-1}中的一元素；pk為數(shù)值{0，...，L}中的一元素，L+1為系數(shù)的長度；而Mi為hi中非零數(shù)字的數(shù)目。
當CSD表示法用于實現(xiàn)可重設系數(shù)的有限脈沖響應濾波器(programmable FIR filter)時，每一濾波器系數(shù)的功能可藉由相同數(shù)目的可重設定CSD來實現(xiàn)。然而，對大部分濾波器而言，只有少數(shù)系數(shù)需要極高的精確度。若是所有系數(shù)皆制作成高精確度的話，將會浪費寶貴的硬件資源。為了簡化硬件，可重設系數(shù)有限脈沖響應濾波器通常限制每個系數(shù)可允許的非零CSD數(shù)目，如T.Zhangwen、Z.Zhanpeng、Z.Jie和M.Hao在“A High-Speed，Programmable，CSD Coefficient FIR Filter，”in Proc.of 4th InternationalConference on ASIC，2001，pp.397-400，以及K.T.Hong、S.D.Yi和K.M.Chung在“A High-Speed Programmable FIR Digital Filter Using Switching Arrays，”in Proc.of IEEE Asia Pacific Conference on Circuits and Systems，1996，pp.492-495，中所述。但是，此項限制可能減低系數(shù)的準確性和影響濾波器的頻率響應，也可能因大部分系數(shù)使用多于所需的CSD而導致成本增加。一使用CSD系數(shù)的可重新配置有限脈沖響應濾波器曾被提出，如K.Y.Khoo、A.Kwentus和A.N.Willson Jr.在“A Programmable FIR Digital Filter Using CSDCoefficients，”IEEE Journal of Solid-State Circuits，vol.31，pp.869-874，June 1996，中所述。此實行方法包含一個32-系數(shù)的線性相位濾波器，其每一系數(shù)具有二個非零CSD。額外的非零CSD可被分配至特定的濾波器的系數(shù)，以使有限脈沖響應濾波器可重新配置。然而，在此方法中某些運算資源仍然未被運用到，也使得關鍵延遲路徑(critical delay path)在某些情況下相當?shù)亻L。
目前可重新配置有限脈沖響應濾波器的另一種應用方法由Willson，Jr.etal.在美國專利5,479,363中所揭露。請參考圖1，圖1出了示美國專利5,479,363中一濾波器。該濾波器由多個p-tap70a-f所組成，其中各個p-tap包含有單級系數(shù)乘法器(tap coefficient multiplier)74a-f、加法器78a-f、延遲單元(寄存器)77a-f，以及用來過濾線路72上數(shù)字數(shù)據(jù)的延遲分流線路(delay bypass line)75a-f。若每一p-tap70a-f有一二CSD系數(shù)乘法器，分流線路75a-f可被選擇性的連接至特定延遲單元77a-f，用以合并一個以上的p-tap以實現(xiàn)一系數(shù)，如此可以有效地增加系數(shù)的準確度。如圖1所示，分流線路75b被使用并繞過對應的寄存器77b，而使得一四CSD系數(shù)得以以乘法器74b、74c和加法器78b、78c來實現(xiàn)，而一六CSD系數(shù)亦可以類似方式來加以實施。然而，圖1的濾波器的主要缺點在于關鍵延遲路徑取決于系數(shù)的準確性。例如在四位系數(shù)中，關鍵延遲路徑包含有乘法器74b以及二個加法器78b、78c，而六位系數(shù)有較長的關鍵延遲路徑(其包含一乘法器及三個加法器)。因此，此種有限脈沖響應濾波器的關鍵延遲路徑會受其系數(shù)準確度所影響，故其操作效率會因而緩慢、無效率，且在某些程度上無法預期。
一般來說，已知可重新配置有限脈沖響應濾波器因為其設計彈性、速度、系數(shù)準確度范圍以及關鍵延遲路徑是否固定等特性皆會影響其硬件復雜度，故其設計相當困難。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種具有高設計彈性、可重新配置的有限脈沖響應濾波器，其系數(shù)數(shù)目及每一系數(shù)中非零位的數(shù)目可被任意指定，且其關鍵延遲路徑不受系數(shù)準確度影響。
總括來說，本發(fā)明提供一種數(shù)字處理單元(digit processing unit，DPU)，以處理一CSD系數(shù)。該數(shù)字處理單元包含有一寄存器、一多任務器、一系數(shù)乘法器和一加法器。該寄存器連接一輸入點，并被用來儲存和延遲一數(shù)字輸入訊號。該多任務器具有輸入端連接至該輸入點及該寄存器的輸出端，該多任務器的一輸出端連接至一第二數(shù)字處理單元。該系數(shù)乘法器連接至該寄存器的輸出端，并將數(shù)字輸入訊號乘上一CSD系數(shù)后輸出其乘積。該加法器連接至該系數(shù)乘法器，并將該乘積加上其它數(shù)字處理單元的輸出乘積，而該加法器的輸出會是過濾后的數(shù)字訊號的一要素。
依照本發(fā)明的一較佳實施例，串接多個數(shù)字處理單元以形成一有限脈沖響應濾波器，而且一群數(shù)字處理單元的多任務器系經(jīng)過設定，而使得各該數(shù)字處理單元的該延遲單元儲存該數(shù)字訊號的相同部分，且該群數(shù)字處理單元會處理該串系數(shù)中的單一個系數(shù)。此外，多個數(shù)字處理單元的加法器被合并在一個單一最佳化加法器內(nèi)。
本發(fā)明還提供一方法，該方法是根據(jù)一連串系數(shù)所定義的運作功能來過濾一數(shù)字輸入訊號。該方法先連續(xù)接收一連串相同長度組件的數(shù)字輸入訊號，然后將同時接收到的數(shù)字訊號的每一組件同時乘上一連串系數(shù)中的對應系數(shù)，之后加上相乘之后的乘積再輸出加總之后的乘積作為過濾后的數(shù)字訊號。
本發(fā)明的一優(yōu)點在于乘法器允許在同一個有限脈沖響應濾波器中，組合多個數(shù)字處理單元來處理具有大范圍準確性的系數(shù)。
本發(fā)明的另一優(yōu)點在于其關鍵延遲路徑取決于一個系數(shù)乘法器和一個最佳化組合加法器，而且不受處理單一系數(shù)的數(shù)字處理單元的數(shù)量影響，亦即，系數(shù)準確性或位數(shù)目不影響到關鍵延遲路徑。
本發(fā)明的另一優(yōu)點在于有限脈沖響應濾波器可被輕易地設定為一匹配濾波器、一脈沖成形濾波器或是其它濾波器。
本發(fā)明的另一優(yōu)點在于有限脈沖響應濾波器具有可擴充性(scalability)、模塊性及可串接性，以便于使用在VLSI的設計中。


圖1為已知多系數(shù)可重新配置濾波器的功能方塊圖；圖2為依據(jù)本發(fā)明實施的數(shù)字處理單元的功能方塊圖；圖3為本發(fā)明較佳實施例的數(shù)字處理單元的功能方塊圖；圖4為包含圖3數(shù)字處理單元的有限脈沖響應濾波器的功能方塊圖；圖5為另一根據(jù)本發(fā)明實施的處理組件的功能方塊圖；和圖6為表示被乘數(shù)與零位和正位的對應關系表。
附圖符號說明70a-f濾波器74a-f 單級系數(shù)乘法器75a-f延遲分流線路 77a-f、12、32、44、54寄存器78a-f、18、42、52加法器72 線路10、30 數(shù)字處理單元 14、34 多任務器16、36 乘法器20 加法器輸入端37 移位器38 SIPO寄存器數(shù)組40 有限脈沖響應濾波器50 處理組件56 正負號延伸產(chǎn)生器具體實施方式
請參考圖2，圖2為根據(jù)本發(fā)明實施例的一數(shù)字處理單元10的功能方塊圖。數(shù)字處理單元10可以連接一串多階結構(例如數(shù)字處理單元)以形成一濾波器，例如一般數(shù)字訊號處理應用的有限脈沖響應濾波器。數(shù)字處理單元10包含一延遲單元，如一寄存器12，用來儲存并延遲一數(shù)字輸入訊號(圖2中標示為“數(shù)據(jù)輸入”)，以及一多任務器14，用來選擇數(shù)字處理單元10的輸出是數(shù)字輸入訊號或是寄存器12輸出的延遲數(shù)字訊號。系數(shù)乘法器16連接于寄存器12的一輸出端，用來將寄存器12的輸出數(shù)據(jù)乘上一濾波系數(shù)或一部分濾波系數(shù)，再將乘積輸出至一加法器18。加法器18將該乘積與連接在加法器輸入端20的前級數(shù)字處理單元的輸出相加后輸出，而其輸出會被送至下一級數(shù)字處理單元，或當數(shù)字處理單元10為最后一級時，被當成為一濾波器的輸出。
系數(shù)乘法器16被設計成處理濾波系數(shù)的一組單位的標準化有號位(canonical signed digit，CSD)，而使用CSD的優(yōu)點如前所述即不再贅述。CSD的單位可以是一單一CSD。當濾波系數(shù)包含一單一CSD時，乘法器16被設成接收來自寄存器12的輸入，因此乘法器16會延遲其輸出至下一階的數(shù)字處理單元，而其中此下一階數(shù)字處理單元會處理另一個濾波系數(shù)。然而，當系數(shù)的CSD表示法包含有二個CSD時，乘法器16被設定成用來組合數(shù)字處理單元10和下一階數(shù)字處理單元，并藉由傳送未經(jīng)延遲的數(shù)字輸入訊號來組合，而使得二個系數(shù)乘法器處理同一數(shù)字輸入訊號數(shù)據(jù)以達到實現(xiàn)二個CSD系數(shù)的目的。因此，可藉由單一或是一串數(shù)字處理單元10實現(xiàn)一個或多個CSD。
請參考圖3，圖3為本發(fā)明較佳實施例數(shù)字處理單元30的功能方塊圖。數(shù)字處理單元30類似數(shù)字處理單元10但卻包含更多組件以達到最佳化操作。在此較佳實施例中，數(shù)字處理單元30被設定成接收8位數(shù)據(jù)段的數(shù)字數(shù)據(jù)，然后再將其乘上一單一CSD，因此，數(shù)字處理單元30有一個14位輸出以及一個1位輸出。數(shù)字處理單元30包含一延遲單元(如一寄存器32)用來儲存并延遲一數(shù)字輸入訊號，以及一多任務器34用來選擇數(shù)字處理單元10的輸出是數(shù)字輸入訊號或是寄存器32所輸出的延遲數(shù)字訊號。數(shù)字處理單元30還包含一乘法器36，以及一移位器37用來將輸入數(shù)據(jù)乘上一濾波系數(shù)的CSD。一串行輸入并行輸出(serial-in-parallel-out，SIPO)移位寄存器(shiftregister)38被用來處理控制訊號，而此控制訊號可以經(jīng)由SIPO寄存器38序列式地移位至下一級數(shù)字處理單元，且該控制訊號包含一用來設定多任務器32的“config”位、分別用來設定乘法器36的一“zero”位和一“plus”位，以及三個用來控制移位器37的“Shift”位。移位器37和乘法器36所對應的輸出“加數(shù)”和“正負號”會分別傳送到一加法器(未顯示)，而串數(shù)字處理單元30可使用在一串處理組件(如數(shù)字處理單元)之中，以形成一濾波器。
請參照式3及圖6，依照被乘數(shù)di，k、零位(表示一零值)以及正位(表示一正值)來設定乘法器36。移位器37用來求被乘數(shù)2-Pk的值，而三個“Shift”位是系數(shù)pk的二進制表示法。乘法器36和移位器37結合之后可以得到一個單一CSD乘法運算的值，即為式三中的di，k·2-Pk·x[n-i]。
參見圖6，乘法器36被用來將輸入數(shù)據(jù)x[n-i]乘上系數(shù)di，k，其中系數(shù)di，k可以是1、0和-1。若系數(shù)di，k為0時，“zero”位將為1而使乘法器36不論何種輸入數(shù)據(jù)皆強制輸出0。除此之外，若系數(shù)di，k為1時，“zero”位將為0、“plus”位將為1，而且乘法器的輸出和輸入一樣。若CSD系數(shù)(即di，k)為-1時，“plus”位將為0且輸出會等于輸入數(shù)據(jù)之一的補碼。在形成2的補碼運算中所需的“1”可由乘法器36加入，或是如本實施例，當數(shù)字處理單元30被并入至一濾波器時，可先累積之后再累加至一相加過的濾波輸出。
移位器37被用來將乘法器36的輸出di，kx[n-i]乘上2-Pk，其中系數(shù)pk的范圍由0到7。在本發(fā)明較佳實施例中，移位器37執(zhí)行一個向左移位運算并展開7位的乘法器輸出數(shù)據(jù)，除了最大有效位(most significant bit，MSB)之外，藉由將輸入向左移位(7-pk)個位，將其展開為一個14位的輸出。若系數(shù)di，k為1或0，“0”將會填滿最小有效位(least significant bit，LSB)；若系數(shù)di，k為-1，“1”將會填滿最小有效位。
參照圖4，圖4為一個使用一串數(shù)字處理單元30所組成的可重新配置有限脈沖響應濾波器40的功能方塊圖。有限脈沖響應濾波器40包含一串對應數(shù)字處理單元30的加法器42，以及一個寄存器44，用來儲存前述乘法器36形成2補碼時所需累計的“1”的輸出。加法器42由數(shù)字處理單元30接收對應的正負號和加數(shù)訊號，并輸出一過濾后的數(shù)字訊號，其中每一加法器42處理一部份總數(shù)。一預先設計的控制訊號經(jīng)由數(shù)字處理單元30的SIPO寄存器38被序列式的匯入濾波器40，多任務器34會連結相鄰的數(shù)字處理單元30，并根據(jù)其需要的CSD系數(shù)來設定乘法器36和移位器37。因此，CSD表示系數(shù)的大小及準確性，僅受到數(shù)字處理單元30組合數(shù)目的影響，這個結果使得有限脈沖響應濾波器40可被設定成用來處理一數(shù)字輸入訊號。
請參考圖5，圖5顯示根據(jù)本發(fā)明的一個可重新配置的有限脈沖響應濾波器的處理組件50。處理組件50的結構近似有限脈沖響應濾波器40，但是處理組件50已被最佳化，以減少潛在因素并使IC制造更有效率。處理組件50包括一串數(shù)字處理單元30、一個組合的加法器52、一寄存器54以及一正負號延伸產(chǎn)生器56。因為數(shù)字處理單元30的輸出與加法器52累計總和的精確度的差異，需要正負號延伸產(chǎn)生器56基于數(shù)字處理單元30的正負號輸出，來產(chǎn)生正負號延伸位。寄存器54會儲存Acc訊號(數(shù)字處理單元30中負數(shù)CSD的數(shù)目)，以進行數(shù)字處理單元30中的乘法器36所需的2的補碼運算。加法器52會加總數(shù)字處理單元30的加數(shù)輸出、正負號延伸產(chǎn)生器56的輸出以及寄存器54的累計總和，并且輸出一個過濾后的數(shù)字訊號。處理組件50被以已知的流水線(pipeline)排列方法來加以組合，例如同時串接多個處理組件50。
當加法器52的累計總和的位長度大于每一數(shù)字處理單元30的加數(shù)輸出時，則需要使用正負號延伸產(chǎn)生器56。此外，為了省電，數(shù)字處理單元30的正負號延伸位需個別地操控，而不是將數(shù)字處理單元30的加數(shù)延伸至加法器52的位長度。正負號延伸產(chǎn)生器56會依據(jù)數(shù)字處理單元30的正負號訊號，并經(jīng)由檢查正負號訊號的非負數(shù)數(shù)目與對應正負號延伸位的總合之間的關系，來計算出正負號延伸位的總數(shù)。
假設在處理組件50中的每一個數(shù)字處理單元30皆使用8位濾波系數(shù)來處理8位數(shù)據(jù)，以產(chǎn)生一個15位輸出(如圖3中的一個14位加數(shù)訊號以及一個1位正負號訊號)，并假設濾波器輸出如同Acc一樣為24位寬度，則正負號延伸產(chǎn)生器56的輸出為10位。正負號延伸產(chǎn)生器56包含一多任務器，當有任何數(shù)字處理單元30的正負號訊號為1時，則其7個MSB輸出為1111111，而當沒有任何的正負號訊號為1時，則其輸出是0000000。正負號延伸產(chǎn)生器56設定三個LSB的值，以使其等于正負數(shù)訊號中非負數(shù)的數(shù)目的二進制表示法的三個LSB。因此在這個例子中，一個10位正負號延伸訊號會由正負號延伸產(chǎn)生器56輸出至加法器52。
延續(xù)上述的例子，加法器52會加總八個數(shù)字處理單元30的八個14位加數(shù)訊號、寄存器54上的一個24位累計總和以及10位正負號延伸訊號。加法器52包含五個二層排列的14位全加器數(shù)組，用來將在寄存器54上的累計總和的14個LSB以及8個加數(shù)訊號，壓縮成四個14位訊號。會有二層的保留進位(carry-save)加法器被用來加總寄存器54上的十個MSB、正負號延伸訊號以及上述四個14位訊號。加法器52還包括一ELM加法器，用來減少關鍵路徑延遲并計算最后總和，如T.P.Kelliher、R.M.Owens、M.J.Irwin以及T.T.Hwang在“ELM-A Fast Addition Algorithm Discovered by a Program，”IEEE Transactionson Computers，vol.41，pp.1181-1184，Sept.1992，中所述。
在圖3及圖5中可看到，無論為了表達一濾波系數(shù)而使用了多少個CSD或多少個數(shù)字處理單元，處理組件50的關鍵路徑都只有包含一個系數(shù)乘法器(乘法器36和移位器37)以及一個加法器52。圖4中的有限脈沖響應濾波器40也是一個實例，有限脈沖響應濾波器40是由以流水線方法排列的數(shù)個處理組件50所串聯(lián)而成。故可確切地說，本發(fā)明的關鍵路徑與濾波系數(shù)無關。
在實際的應用上，本發(fā)明可用單多晶硅層四金屬層(single polyquadruple-metal)0.35微米制程的CMOS來實行。依照上述使用八個數(shù)字處理單元30來處理8位訊號數(shù)據(jù)的例子，經(jīng)量測結果顯示所制造出來的芯片在2.5V供應電壓及86MHz運作時鐘下操作時，其消耗功率為16.5mW。
相較于已知的有限脈沖響應濾波器，本發(fā)明的有限脈沖響應濾波器的數(shù)字處理單元具有一個包含一系數(shù)乘法器及一最佳化組合加法器的關鍵延遲路徑，該關鍵延遲路徑與系數(shù)準確性或位數(shù)目無關。此外，本發(fā)明的數(shù)字處理單元可被組合，用來處理在同樣可重新配置的有限脈沖響應濾波器或處理單元中具有大范圍準確性的系數(shù)，而且此種有限脈沖響應濾波器因具有可擴充性、模塊性及可串接性可便于使用在VLSI設計中。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，皆應屬本發(fā)明專利的涵蓋范圍。
權利要求
1.一種數(shù)字處理單元，用來處理一有限脈沖響應濾波器中的系數(shù)，該有限脈沖響應濾波器具有一預定數(shù)目的該數(shù)字處理單元，且其是根據(jù)一串系數(shù)所定義的濾波函數(shù)來過濾在一輸入點所接收的一數(shù)字輸入訊號，該數(shù)字處理單元包含一延遲單元，連接于該輸入點，用來儲存和延遲該數(shù)字輸入訊號；一多任務器，其具有一第一輸入端、一第二輸入端以及一輸出端，而該第一輸入端連接于該輸入點，該第二輸入端連接于該延遲單元的一輸出端，該輸出端連接一第二數(shù)字處理單元；一系數(shù)乘法器，連接于該延遲單元輸出端，用來將該數(shù)字輸入訊號乘上一系數(shù)或一系數(shù)的部分并輸出一乘積；以及一加法器，連接于該系數(shù)乘法器，用來將該乘積加上其它數(shù)字處理單元的乘積，以輸出由該有限脈沖響應濾波器所過濾后而輸出的該數(shù)字訊號的一部分。
2.如權利要求1所述的數(shù)字處理單元，其中所述系數(shù)是以標準化有號位來表示。
3.如權利要求2所述的數(shù)字處理單元，其中該系數(shù)乘法器包含一乘法器，用來將該數(shù)字輸入訊號乘上1、0或-1；以及一移位器，藉由移位該乘法器的乘積結果，來實現(xiàn)乘上二的乘冪效果；其中該乘法器和該移位器依據(jù)該系數(shù)的一標準化有號位來操作。
4.如權利要求3所述的數(shù)字處理單元，其還包含一串行輸入并行輸出移位寄存器，該串行輸入并行輸出移位寄存器可串行地接收控制訊號，并輸出控制訊號至該乘法器、該移位器及該多任務器。
5.如權利要求1所述的數(shù)字處理單元，其中該延遲單元為一寄存器。
6.一種有限脈沖響應濾波器，其是根據(jù)一串系數(shù)所定義的函數(shù)來過濾一數(shù)字輸入訊號，該有限脈沖響應濾波器包含一串相連的數(shù)字處理單元，其一第一數(shù)字處理單元接收該數(shù)字輸入訊號，而每一數(shù)字處理單元包含有一延遲單元，用來自該有限脈沖響應濾波器的一輸入端或由其前級的數(shù)字處理單元接收該數(shù)字輸入訊號，以儲存并延遲該數(shù)字輸入訊號；一多任務器，用以選擇由該延遲單元所延遲的一延遲數(shù)字輸入訊號或選擇未經(jīng)該延遲單元延遲的一未延遲數(shù)字輸入訊號，該多任務器包含有一輸出端，連接于其下一級數(shù)字處理單元的一延遲單元及一多任務器；以及一系數(shù)乘法器，連接該延遲單元的輸出端，用以將該數(shù)字輸入訊號乘上一系數(shù)并輸出一乘積；以及一加法器，連接該系數(shù)乘法器，用以累加所述系數(shù)乘法器的乘積，而該加法器會輸出由該有限脈沖響應濾波器所過濾后的該數(shù)字訊號；其中一群數(shù)字處理單元的多任務器經(jīng)過設定，而使得各該數(shù)字處理單元的該延遲單元儲存該數(shù)字訊號的相同部分，且該群數(shù)字處理單元會處理該串系數(shù)中的單一個系數(shù)。
7.如權利要求6所述的有限脈沖響應濾波器，其中所述系數(shù)以標準化有號位來表示。
8.如權利要求7所述的有限脈沖響應濾波器，其中每一系數(shù)乘法器包含一乘法器，用以將該數(shù)字輸入訊號乘上1、0或-1；以及一移位器，藉由移位該乘法器的乘積結果，來實現(xiàn)二的乘冪效果；其中該乘法器和該移位器系依據(jù)該對應系數(shù)的一對應標準化有號位來操作。
9.如權利要求8所述的有限脈沖響應濾波器，其中每一數(shù)字處理單元還包含一串行輸入并行輸出移位寄存器，該串行輸入并行輸出移位寄存器可串行地接收控制訊號，并輸出控制訊號至該乘法器、該移位器及該多任務器。
10.如權利要求8所述的有限脈沖響應濾波器，其中該加法器還包含一第二寄存器以及一正負號延伸產(chǎn)生器，該第二寄存器是用來儲存經(jīng)由執(zhí)行2的補碼運算而由所述系數(shù)乘法器所決定的負數(shù)乘積的一數(shù)目，而該正負號延伸產(chǎn)生器是用來補償所述系數(shù)乘法器的乘積的正負號。
11.如權利要求6所述的有限脈沖響應濾波器，其中該加法器包含對應于該串數(shù)字處理單元的一串部分總和加法器，其中一第一部份總和加法器連接至一對應的系數(shù)乘法器，而其它的部份總和加法器連接至一前級部份總和加法器以及一對應的系數(shù)乘法器。
12.如權利要求6所述的有限脈沖響應濾波器，其中該延遲單元為一寄存器。
13.一種處理組件，其是根據(jù)由一串系數(shù)所定義的一函數(shù)來過濾一數(shù)字輸入訊號，該處理組件包含一串相連的數(shù)字處理單元，其第一數(shù)字處理單元會接收該數(shù)字輸入訊號，而每一數(shù)字處理單元包含有一延遲單元，由該處理單元的一輸入端或由其前級數(shù)字處理單元，接收該數(shù)字輸入訊號，以儲存并延遲該數(shù)字輸入訊號；一多任務器，用以選擇由該延遲單元所延遲的一延遲數(shù)字輸入訊號或選擇未經(jīng)該延遲單元延遲的一未延遲數(shù)字輸入訊號，該多任務器包含有一輸出端，連接于其下一級數(shù)字處理單元的一延遲單元及一多任務器；一系數(shù)乘法器，連接該延遲單元的輸出端，用以將該數(shù)字輸入訊號乘上一系數(shù)并輸出一乘積；以及一串行輸入并行輸出移位寄存器，其可串行地接收控制訊號并輸出控制訊號至該系數(shù)乘法器和該多任務器；一加法器，連接于所述系數(shù)乘法器，用以累加所述系數(shù)乘法器的乘積，其中該加法器輸出由該處理組件所過濾后而輸出的該數(shù)字訊號的一部分；一第二寄存器，連接于該加法器，用以儲存經(jīng)該加法器執(zhí)行2的補碼運算而由所述系數(shù)乘法器決定的負數(shù)乘積的一數(shù)目；以及一正負號延伸產(chǎn)生器，連接于該加法器，用來產(chǎn)生所述系數(shù)乘法器的乘積的正負號延伸位；其中一群數(shù)字處理單元的多任務器經(jīng)過設定，而使得各該數(shù)字處理單元的該延遲單元儲存該數(shù)字訊號的相同部分，且該群數(shù)字處理單元處理該串系數(shù)中的單一個系數(shù)。
14.如權利要求13所述的處理組件，其中所述系數(shù)以標準化有號位來表示。
15.如權利要求14所述的處理組件，其中每一系數(shù)乘法器包含一乘法器，用以將該數(shù)字輸入訊號乘上1、0或-1；以及一移位器，藉由移位該乘法器的乘積結果，來達成乘上二的乘冪效果；其中該乘法器和該移位器系依據(jù)該對應的系數(shù)的一對應標準化有號位來操作。
16.如權利要求13所述的處理組件，其中該延遲單元為一寄存器。
17.一種根據(jù)一串系數(shù)所定義的濾波函數(shù)來過濾一數(shù)字輸入訊號的方法，該方法包括連續(xù)接收數(shù)字輸入訊號，以作為一串具相同長度的組件；將所連續(xù)接收到的數(shù)字訊號的每一組件同時乘上該串系數(shù)中的一對應系數(shù)；加上經(jīng)該乘法運算后所得的乘積；以及輸出經(jīng)該乘法運算后所得的乘積的總和，來作為該數(shù)字輸入訊號經(jīng)濾波后的數(shù)字訊號。
18.如權利要求17所述的方法，該方法是藉由一有限脈沖響應濾波器來執(zhí)行，該有限脈沖響應濾波器包括有一移位寄存器、一多任務器、一串乘法器及移位器、一加法器以及一串行輸入并行輸出移位寄存器，該移位寄存器用來連續(xù)地接收該數(shù)字輸入訊號，該多任務器用來繞過該移位寄存器中的寄存器，以將所述系數(shù)定義為標準化有號位，該串乘法器及移位器用來同時相乘所連續(xù)接收到的該數(shù)字訊號的每一組件，該加法器用來累加經(jīng)乘法運算后所得的乘積，該串行輸入并行輸出移位寄存器則是用以設定該多任務器、該乘法器以及該移位器。
全文摘要
一種有限脈沖響應濾波器由一串數(shù)字處理單元形成。每一數(shù)字處理單元包括一寄存器、一多任務器及一系數(shù)乘法器。寄存器儲存并延遲一數(shù)字輸入訊號。多任務器具多個連接至一輸入點及寄存器的一輸出端的輸入端，以及一連接至一后級數(shù)字處理單元的輸出端。系數(shù)乘法器連接至寄存器的輸出端并將輸入訊號乘上一系數(shù)或一系數(shù)的部分。一群數(shù)字處理單元的多任務器系經(jīng)設定，而使各數(shù)字處理單元的延遲單元儲存數(shù)字訊號的相同部分，以處理該串系數(shù)中的單一個系數(shù)。一加法器加總數(shù)字處理單元的輸出，并輸出一經(jīng)過濾后的數(shù)字訊號。
文檔編號H03H17/02GK1525642SQ03127730
公開日2004年9月1日 申請日期2003年8月8日 優(yōu)先權日2003年3月2日
發(fā)明者闕志達, 陳冠宏, 志達 申請人:聯(lián)發(fā)科技股份有限公司