多通道瞬態(tài)電壓抑制器的制造方法
【專利摘要】本申請公開了多通道瞬態(tài)電壓抑制器。所述多通道瞬態(tài)電壓抑制器包括半導體襯底；位于所述半導體襯底上的外延層，其中第二摻雜類型與第一摻雜類型相反；以及位于所述外延層中的隔離區(qū)，所述隔離區(qū)將所述外延層分隔成多個有源區(qū)，所述多個有源區(qū)分別用于形成多個第一二極管、多個第二二極管和公共的穿通二極管，所述多通道瞬態(tài)電壓抑制器還包括與所述隔離區(qū)相接觸的互連結構，用于將所述穿通二極管的集電區(qū)與所述半導體襯底短接。該多通道瞬態(tài)電壓抑制器采用穿通二極管降低工作電壓，從而提高大功率下的靜電釋放能力。
【專利說明】
多通道瞬態(tài)電壓抑制器
技術領域
[0001]本實用新型涉及微電子技術領域，更具體地，涉及多通道瞬態(tài)電壓抑制器。
【背景技術】
[0002]瞬態(tài)電壓抑制器TVS(Transient Voltage Suppressor)是在穩(wěn)壓管基礎上發(fā)展的高效能電路保護器件。TVS 二極管的外形與普通穩(wěn)壓管無異，然而，由于特殊的結構和工藝設計，TVS 二極管的瞬態(tài)響應速度和浪涌吸收能力遠高于普通穩(wěn)壓管。例如，TVS 二極管的響應時間僅為10—12秒，并且可以吸收高達數千瓦的浪涌功率。在反向應用條件下，當承受一個高能量的大脈沖時，TVS 二極管的工作阻抗會快速降至極低的導通值，從而允許大電流通過，同時，將電壓箝位在預定水平。因此，TVS 二極管可以有效地保護電子線路中的精密元器件免受各種浪涌脈沖的損壞。
[0003]在申請?zhí)枮镃N201420858051.3的中國專利申請中，公開了一種由三個分立器件集成在一個芯片上形成的TVS器件。如圖1所示，該TVS器件包括第一二極管D1、第二二極管D2和齊納二極管ZD，其中第一二極管Dl和齊納二極管ZD反向串聯(lián)。第一二極管Dl和齊納二極管的陽極分別連接信號端I/O和接地端GND，第二二極管D2的陰極和陽極分別連接信號端I/O和接地端GND。在浪涌發(fā)生時，如果在信號端I/O和接地端之間承受正電壓，并且正電壓的數值高于齊納二極管ZD的擊穿電壓，則產生沿著第一二極管的正向和齊納二極管的反向流動的電流，從而起到ESD防護的作用。如果在信號端I/O和接地端之間承受負電壓，則僅第二二極管D2正向導通。
[0004]在圖1示出的TVS器件是單向器件，其中，普通的整流二極管作為小電容值的附加電容，與齊納二極管串聯(lián)。該TVS器件的電容值將取決于附加電容的電容值。該TVS器件包括在一個芯片中集成的多個分立器件，從而極大地降低了封裝成本，但是制作工藝相對復雜。在不考慮工藝復雜度和成本的前提下，可以實現低電容單向ESD防護功能。
[0005]然而，由于齊納二極管的特性限制，該TVS不能實現低工作電壓。在齊納二極管中，如果利用高摻雜減小工作電壓，那么漏電流也會增加。為了兼顧漏電流和工作電壓需要控制齊納二極管中的摻雜濃度，結果，齊納二極管的工作電壓通常不低于5V。該工作電壓的限制也導致TVS的瞬態(tài)功率受到限制，使得TVS不能應用于大功率應用中。
[0006]因此，期望開發(fā)新型的TVS器件，進一步降低TVS的工作電壓，從而提高大功率下的靜電釋放能力。
【實用新型內容】
[0007]本實用新型要解決的技術問題是提供一種采用穿通二極管實現的TVS器件。
[0008]根據本實用新型的一方面，提供一種多通道瞬態(tài)電壓抑制器，包括:第一摻雜類型的半導體襯底;位于所述半導體襯底上的第二摻雜類型的外延層，其中第二摻雜類型與第一摻雜類型相反;位于所述外延層中的第一摻雜類型的隔離區(qū)，所述隔離區(qū)將所述外延層分隔成多個有源區(qū)，所述多通道瞬態(tài)電壓抑制器還包括與所述隔離區(qū)相接觸的互連結構，用于將所述穿通二極管的集電區(qū)與所述半導體襯底短接。
[0009]優(yōu)選地，還包括:位于所述半導體襯底中的第二摻雜類型的第一摻雜區(qū);位于所述外延層中的第二摻雜類型的第二摻雜區(qū)；位于所述外延層中的第一摻雜類型的第三摻雜區(qū)，其中所述第二摻雜區(qū)圍繞所述第三摻雜區(qū)的至少一部分；以及位于所述第三摻雜區(qū)中的第二摻雜類型的第四摻雜區(qū)；位于所述半導體襯底中的第二摻雜類型的第五摻雜區(qū)；以及位于所述外延層中的第一摻雜類型的第七摻雜區(qū)，其中，所述多個有源區(qū)分別用于形成多個第一二極管、多個第二二極管和公共的穿通二極管，在所述穿通二極管的有源區(qū)中，所述第一摻雜區(qū)和所述第二摻雜區(qū)、所述第三摻雜區(qū)以及所述第四摻雜區(qū)分別作為所述穿通二極管的集電區(qū)、基區(qū)和發(fā)射區(qū)，在所述多個第一二極管的有源區(qū)中，所述第七摻雜區(qū)和所述外延層分別作為所述第一二極管的陽極和陰極，以及在所述多個第二二極管的有源區(qū)中，所述半導體襯底和所述外延層分別作為所述第二二極管的陽極和陰極。
[0010]優(yōu)選地，所述第一摻雜區(qū)和所述第二摻雜區(qū)將所述第三摻雜區(qū)的所述至少一部分限定為半導體島，所述第一摻雜區(qū)用于限定所述半導體島的底部，所述第二摻雜區(qū)用于限定所述半導體島的側壁。
[0011]優(yōu)選地，在所述穿通二極管導通時，電流路徑包括所述第四摻雜區(qū)、所述第三摻雜區(qū)、所述第一摻雜區(qū)和所述第二摻雜區(qū)、所述隔離區(qū)、以及所述半導體襯底。
[0012]優(yōu)選地，所述多通道瞬態(tài)電壓抑制器具有多個信號端和公共的接地端，所述多個第一二極管的陰極和所述穿通二極管的發(fā)射區(qū)彼此電連接，所述多個第一二極管的陽極和所述穿通二極管的集電區(qū)分別連接所述多個信號端中的相應一個信號端和所述接地端，所述多個第二二極管的陰極和陽極分別連接所述多個信號端中的相應一個信號端和所述接地端。
[0013]優(yōu)選地，還包括位于所述外延層中的第二摻雜類型的第六摻雜區(qū)，所述第六摻雜區(qū)圍繞所述第七摻雜區(qū)，其中，所述第六摻雜區(qū)與所述第四摻雜區(qū)電連接。
[0014]優(yōu)選地，還包括位于所述外延層中的第二摻雜類型的第八摻雜區(qū)，所述第八摻雜區(qū)位于所述第二二極管的區(qū)域內，并且與所述第七摻雜區(qū)電連接。
[0015]優(yōu)選地，所述多個第一二極管、所述多個第二二極管和所述穿通二極管使用公共的所述半導體襯底。
[0016]優(yōu)選地，第一摻雜類型為N型和P型之一，第二摻雜類型為N型和P型中的另一個。
[0017]根據本實用新型的實施例的多通道瞬態(tài)電壓抑制器采用穿通二極管。由于穿通二極管的擊穿電壓遠小于齊納二極管，因此可以降低多通道瞬態(tài)電壓抑制器的工作電壓，例如，可以實現2.8V、3.3V、5V等多種工作電壓，從而提高大功率下的靜電釋放能力。進一步地，由于采用互連結構將所述隔離區(qū)和所述第二摻雜區(qū)彼此短接，即使該穿通二極管基于垂直的NPN結構疊層，也可以作為平面器件使用。因此，該多通道瞬態(tài)電壓抑制器可以選擇性地作為垂直器件或水平器件來使用。
[0018]在優(yōu)選的實施例中，第一二極管和第二二極管與穿通二極管集成在同一個芯片中。由于采用互連結構將所述隔離區(qū)和所述第二摻雜區(qū)彼此短接，第一二極管和第二二極管與穿通二極管可以使用公共的摻雜半導體襯底，從而容易地將三者集成在一個芯片中。在該多通道瞬態(tài)電壓抑制器中，將普通的整流二極管作為小電容值的附加電容，與穿通二極管串聯(lián)。利用串聯(lián)的整流二極管減小該多通道瞬態(tài)電壓抑制器的電容值，從而提高該多通道瞬態(tài)電壓抑制器的瞬態(tài)響應速度。
[0019]此外，該多通道瞬態(tài)電壓抑制器的制作工藝與傳統(tǒng)的雙極晶體管工藝兼容，并且可以在將整流二極管和穿通二極管集成在一起時仍然可以最小化半導體層和/或摻雜區(qū)的數量，從而可以避免多通道瞬態(tài)電壓抑制器的結構復雜化和制造成本的顯著增加。
【附圖說明】
[0020]通過以下參照附圖對本實用新型實施例的描述，本實用新型的上述以及其它目的、特征和優(yōu)點將更為清楚，在附圖中:
[0021]圖1示出根據現有技術的瞬態(tài)電壓抑制器的電路示意圖；
[0022]圖2示出根據實施例的多通道瞬態(tài)電壓抑制器的電路示意圖；
[0023]圖3示出根據本實用新型實施例的穿通二極管的截面圖；
[0024]圖4示出根據本實用新型實施例的多通道瞬態(tài)電壓抑制器的截面圖；
[0025]圖5a至5h示出圖4所示多通道瞬態(tài)電壓抑制器的制造方法各個階段的截面圖。
【具體實施方式】
[0026]以下將參照附圖更詳細地描述本實用新型。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。
[0027]應當理解，在描述某個結構時，當將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將該結構翻轉，該一層、一個區(qū)域將位于另一層、另一個區(qū)域“下面”或“下方”。如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“A直接在B上面”或“A在B上面并與之鄰接”的表述方式。
[0028]在下文的描述中，將描述半導體材料的摻雜類型具體為P型和N型之一?？梢岳斫猓绻崔D各個半導體材料的摻雜類型，也可以獲得相同功能的半導體器件。
[0029]本實用新型可以各種形式呈現，以下將描述其中一些示例。
[0030]圖2示出根據實施例的多通道瞬態(tài)電壓抑制器的電路示意圖。如圖2所示，所述多通道瞬態(tài)電壓抑制器包括一個公共的穿通二極管D0、多個第一二極管Dll至Dnl、多個第二二極管D12至Dn2。所述多通道瞬態(tài)電壓抑制器具有多個信號端1/01至I/On以及接地端GND。
[0031]與常規(guī)的二極管不同，穿通二極管DO具有類似于雙極晶體管的結構，例如NPN晶體管，包括發(fā)射極、基極和集電極。在工作中，穿通二極管的基極開路，發(fā)射極和集電有之間施加電壓。通過優(yōu)化發(fā)射區(qū)、基區(qū)和集電區(qū)的摻雜濃度，使得穿通二極管產生發(fā)射區(qū)-基區(qū)之間或集電區(qū)-基區(qū)之間發(fā)生穿通擊穿。
[0032]所述多通道瞬態(tài)電壓抑制器的每個通道包括反向連接的一個第一二極管和一個第二二極管，并且在每個通道的第一二極管和第二二極管的中間節(jié)點，提供一個信號端。以第一通道為例，第一通道包括第一二極管Dl I和第二二極管D12。第一二極管Dl I和穿通二極管DO串聯(lián)。第一二極管Dll的陰極和穿通二極管DO的發(fā)射極彼此連接，第一二極管Dll的陽極和穿通二極管DO的集電極分別連接信號端1/01和接地端GND，第二二極管D12的陰極和陽極分別連接信號端1/01和接地端GND。在浪涌發(fā)生時，如果在信號端1/01和接地端之間承受正電壓，并且正電壓的數值高于穿通二極管DO的擊穿電壓，則產生沿著第一二極管的正向和穿通二極管的正向流動的電流，從而起到ESD防護的作用。如果在信號端1/01和接地端之間承受負電壓，則僅第二二極管D12正向導通。
[0033]與圖1所示的TVS器件類似，在圖2示出的TVS器件是單向器件，其中，普通的整流二極管作為小電容值的附加電容，與穿通二極管串聯(lián)。該TVS器件的電容值將取決于附加電容的電容值。利用串聯(lián)的整流二極管減小TVS器件的電容值，從而提高TVS器件的瞬態(tài)響應速度。進一步地，在上述TVS器件中使用穿通二極管，由于穿通二極管的擊穿電壓遠小于齊納二極管，因此可以降低TVS器件的工作電壓，例如，可以實現2.8V、3.3V、5V等多種工作電壓。
[0034]應當注意，穿通二極管也可以單獨用作TVS器件。此時，TVS器件是雙向器件，并且仍然可以實現低工作電壓。然而，與圖2所示的TVS器件相比，在TVS器件中單獨使用穿通二極管導致瞬態(tài)響應速度減小。
[0035]圖3示出根據本實用新型實施例的穿通二極管的截面圖。在單通道應用中，穿通二極管可以單獨用作TVS器件。在該實施例中，穿通二極管100是單獨使用的穿通二極管。
[0036]如圖3所示，穿通二極管100包括半導體襯底101、位于半導體襯底101中的第一摻雜區(qū)102、位于半導體襯底101上的外延層104、位于外延層104中的隔離區(qū)105、位于外延層104中的第二摻雜區(qū)106和第三摻雜區(qū)108、以及位于第三摻雜區(qū)108中的第四摻雜區(qū)110。
[0037]半導體襯底101例如是重摻雜的P型半導體襯底，外延層104例如是輕摻雜的N摻雜外延層。在一個實例中，半導體襯底101例如是單晶娃襯底，外延層104例如是娃外延層，并且分別采用合適的摻雜劑摻雜成期望的摻雜類型。
[0038]為了形成P型或N型半導體層或區(qū)域，可以在半導體層和區(qū)域中摻入相應類型的摻雜劑。例如，卩型摻雜劑包括硼，N型摻雜劑包括磷或砷或銻。
[0039]在該實施例中，半導體襯底101為電阻率約為0.002?0.02Ω.cm的重摻雜P型硅襯底。外延層104為輕摻雜N型硅外延層，其電阻率約為0.1 Ω ^cm?1000Ω.cm，厚度約2微米?100微米。
[0040]隔離區(qū)105例如是重摻雜的P型摻雜區(qū)。隔離區(qū)105從外延層104的表面延伸至所述半導體襯底101，從而在外延層104中限定穿通二極管的有源區(qū)。此外，該隔離區(qū)105與半導體襯底101相連，將位于穿通二極管的電流路徑上，其濃度將影響穿通二極管的導通電阻，本領域技術人員可根據器件需求控制隔離區(qū)濃度，但過低的隔離區(qū)濃度將嚴重制約器件的電流能力，因此應控制在不小于119Cnf3數量級。
[0041]第一摻雜區(qū)102和第二摻雜區(qū)106例如分別是重摻雜的N型摻雜區(qū)，共同用于形成穿通二極管的集電區(qū)。第一摻雜區(qū)102位于半導體襯底101中，第二摻雜區(qū)106從外延層104的表面延伸至外延層內一定深度。第一摻雜區(qū)102與第二摻雜區(qū)106—起，將第三摻雜區(qū)108的至少一部分限定為半導體島，其中第一摻雜區(qū)102用于限定半導體島的底部，第二摻雜區(qū)106用于限定半導體島的側壁。第一摻雜區(qū)102和第二摻雜區(qū)106將位于穿通二極管的電流路徑上，其濃度將影響穿通二極管的導通電阻，本領域技術人員可根據器件需求控制第一摻雜區(qū)102和第二摻雜區(qū)106的濃度，但所述的第一摻雜區(qū)102和第二摻雜區(qū)106的濃度若設置的過低，將嚴重制約器件的電流能力，因此應控制在不小于119Cnf3數量級。第三摻雜區(qū)108例如是P型摻雜區(qū)，用于形成穿通二極管的基區(qū)。第三摻雜區(qū)108是在外延層104中形成的摻雜區(qū)。如上所述，第三摻雜區(qū)108的至少一部分由第一摻雜區(qū)102和第二摻雜區(qū)106圍繞，從而形成半導體島。第三摻雜區(qū)108例如為離子注入1013cm—2?1015cm—2量級的離子后并進行退火形成摻雜區(qū)。
[0042]第四摻雜區(qū)110例如是重摻雜的N型摻雜區(qū)，用于形成穿通二極管的發(fā)射區(qū)。第四摻雜區(qū)110從第三摻雜區(qū)108的表面延伸至第三摻雜區(qū)108中預定深度位置。第四摻雜區(qū)110的摻雜濃度例如為118Cnf3?102°cm—3量級。
[0043]進一步地，穿通二極管100還包括層間絕緣層112、第一電極121和互連結構122、第二電極131。
[0044]第一電極121穿過層間絕緣層112中的開口與第四摻雜區(qū)110電連接，互連結構122穿過層間絕緣層112中的開口與第二摻雜區(qū)106電連接，并且將隔離區(qū)105與第二摻雜區(qū)106彼此短接。第二電極131與半導體襯底101的與形成外延層104的表面相對的另一個表面接觸。層間絕緣層112例如由氧化硅或氮化硅組成，第一電極121和互連結構122、第二電極131例如由選自金、銀、銅、鋁、鋁硅、鋁硅銅、鈦銀、鈦鎳金等金屬或合金組成。
[0045]在圖3所示的穿通二極管100中，半導體襯底101、第一摻雜區(qū)102和第二摻雜區(qū)106、第三摻雜區(qū)108、第四摻雜區(qū)110構成PNPN結構的疊層。由于互連結構122將第二摻雜區(qū)106和隔離區(qū)105短接，且隔離區(qū)105與半導體襯底101相連接，因此，該PNPN結構的疊層實際作用與NPN結構的疊層相同。在穿通二極管導通時，電流的流動方向如圖3中的虛線所示，SP電流從第四摻雜區(qū)110經由第三摻雜區(qū)108、第一摻雜區(qū)102和第二摻雜區(qū)106、隔離區(qū)105流至半導體襯底101。
[0046]第一電極121與第四摻雜區(qū)110電連接，第二電極131與半導體襯底101電連接，分別作為穿通二極管的發(fā)射極和集電極。在替代的實施例中，可以使用互連結構122作為集電極，從而省去第二電極131。即使該穿通二極管基于垂直的NPN結構疊層，也可以作為平面器件使用。因此，根據該實施例的穿通二極管可以選擇性地作為垂直器件或水平器件來使用，使得穿通二極管可以容易地與其他器件集成同一個芯片中。
[0047]圖4示出根據本實用新型實施例的多通道瞬態(tài)電壓抑制器的截面圖。TVS器件200是單向器件，并且與圖2所示的TVS器件的電路原理一致。也即，TVS器件200不僅可以實現低工作電壓，而且將穿通二極管與整流二極管集成在同一個芯片中，從而可以提高瞬態(tài)響應速度。
[0048]如圖4所示，TVS器件200包括在公共的半導體襯底101上形成的多個第一二極管、多個第二二極管和一個公共的穿通二極管DO13TVS器件200的每個通道包括反向連接的一個第一二極管和一個第二二極管，并且在每個通道的第一二極管和第二二極管的中間節(jié)點，提供一個信號端。為了清楚起見，圖中僅示出了第一通道的第一二極管Dll和第二二極管D12。盡管圖中未完全示出，但第2通道至第η通道的結構與第一通道完全相同，即朝著圖中的左側部分復制第一二極管Dl I和第二二極管D12的結構。在該實施例中，隔離區(qū)105從外延層104的表面延伸至所述半導體襯底101，從而在外延層104中限定第一二極管Dl、第二二極管D2和穿通二極管DO各自的有源區(qū)。該穿通二極管DO的結構與圖3所示的穿通二極管相同，以下不再詳述。
[0049]TVS器件200還包括位于半導體襯底101中的第五摻雜區(qū)103、位于外延層104中的第六摻雜區(qū)107、第七摻雜區(qū)109和第八摻雜區(qū)111。
[0050]在第一二極管Dl的有源區(qū)中，半導體襯底101與第五摻雜區(qū)103形成反向PN結，使得第一二極管Dl與半導體襯底101之間隔開。第六摻雜區(qū)107例如是重摻雜的N型摻雜區(qū)，從外延層104的表面延伸至外延層104中預定深度位置。第七摻雜區(qū)109例如是P型摻雜區(qū)，從外延層104的表面延伸至外延層104中預定深度位置。第七摻雜區(qū)109與外延層104形成PN結，分別作為第一二極管Dl的陽極和陰極。
[0051]第五摻雜區(qū)103的摻雜濃度例如為118Cnf3?102() cm—3量級。第六摻雜區(qū)107的摻雜濃度例如為118Cnf3?102%Γ3量級。第七摻雜區(qū)109例如為離子注入113Cnf2?1015cm—2量級的離子后并進行退火形成摻雜區(qū)。
[0052]第六摻雜區(qū)107有利于減小第一二極管Dl的寄生電阻。在替代的實施例中，可以省去第六摻雜區(qū)107。
[0053]在第二二極管D2的有源區(qū)中，半導體襯底101與外延層104形成PN結，分別作為第二二極管D2的陽極和陰極。第八摻雜區(qū)111例如是重摻雜的N型摻雜區(qū)，從外延層104的表面延伸至外延層104中預定深度位置。
[0054]第八摻雜區(qū)111的摻雜濃度例如為118Cnf3?102Qcm—3量級。
[0055]第八摻雜區(qū)111有利于減小第二二極管D2的寄生電阻。在替代的實施例中，可以省去第八摻雜區(qū)111。
[0056]進一步地，TVS器件200還包括第三電極123、第四電極124和第五電極125。
[0057]第三電極123穿過層間絕緣層112中的開口與第七摻雜區(qū)109電連接，第四電極124穿過層間絕緣層112中的開口與第八摻雜區(qū)111電連接，第五電極125穿過層間絕緣層112中的開口與第六摻雜區(qū)107電連接。第三電極123、第四電極124和第五電極125例如由選自金、銀、銅、鋁、鋁硅、鋁硅銅、鈦銀、鈦鎳金等金屬或合金組成。
[0058]在圖4所示的TVS器件200中，可以采用附加的互連或鍵合線，將第一電極121和第五電極125彼此連接在一起，將第三電極123和第四電極124彼此連接在一起，并且共同作為TVS器件的信號端1/0，第二電極131則作為TVS器件的接收端GND。
[0059]在該實施例中，由于互連結構122將第二摻雜區(qū)106和隔離區(qū)105短接，且隔離區(qū)105與半導體襯底101相連接，因此，穿通二極管DO中的PNPN結構的疊層實際作用與NPN結構的疊層相同。該穿通二極管DO可以使用P型半導體襯底，也即可以與第一二極管Dl和第二二極管D2使用公共的半導體襯底101，從而容易地將第一二極管Dl、第二二極管D2和穿通二極管DO集成在一個芯片中。
[0060]在TVS器件200中，將普通的整流二極管作為小電容值的附加電容，與穿通二極管串聯(lián)。利用串聯(lián)的整流二極管減小TVS器件的電容值，從而提高TVS器件的瞬態(tài)響應速度。進一步地，在上述TVS器件中使用穿通二極管，由于穿通二極管的擊穿電壓遠小于齊納二極管，因此可以降低TVS器件的工作電壓，例如，可以實現2.8V、3.3V、5V等多種工作電壓。
[0061]圖5a至5h示出圖4所示多通道瞬態(tài)電壓抑制器的制造方法各個階段的截面圖。
[0062]如圖5a所示，在半導體襯底101上依次形第一摻雜區(qū)102和第五摻雜區(qū)103。
[0063]半導體襯底101例如是重摻雜的P型半導體襯底。在一個實例中，半導體襯底101例如是單晶硅襯底，所述單晶硅襯底的電阻率例如約為0.002?0.02 Ω.cm。
[0064]第一摻雜區(qū)102和第五摻雜區(qū)103例如分別是重摻雜的N型摻雜區(qū)。在該實例中，第一摻雜區(qū)102采用磷作為摻雜劑，摻雜濃度控制在不小于119Cnf3數量級。第五摻雜區(qū)103采用銻作為摻雜劑，摻雜濃度例如為118Cnf3?lO'm—3量級。
[0065]半導體的摻雜工藝是已知的，在半導體材料中采用合適的摻雜劑摻雜可以獲得期望的摻雜類型。為了形成P型或N型半導體層或區(qū)域，可以在半導體層和區(qū)域中摻入相應類型的摻雜劑。例如，P型摻雜劑包括硼，N型摻雜劑包括磷或砷或銻。摻雜工藝可以包括附加的熱退火，例如1000 °C以上的高溫退火以激活摻雜劑。
[0066]隨后，在半導體襯底101上形成外延層104，如圖5b所示。
[0067]外延層104可以采用已知的沉積工藝形成。例如，沉積工藝可以是選自電子束蒸發(fā)(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射中的一種。在該實施例中，外延層104例如是輕摻雜的N摻雜外延層，電阻率約為0.1 Ω.cm?1000Ω.cm，厚度約2微米?100微米。
[0068]隨后，在外延層104上形成絕緣層112，如圖5c所示。
[0069]絕緣層112可以采用濺射或熱氧化形成。例如，絕緣層112是熱氧化形成的氧化硅層，在后續(xù)的摻雜步驟中，絕緣層112作為保護層，并且將作為最終器件的層間絕緣層。
[0070]隨后，在外延層104中依次形成隔離區(qū)105，以及第二摻雜區(qū)106和第六摻雜區(qū)107，如圖5c所示。
[0071]隔離區(qū)105例如是重摻雜的P型摻雜區(qū)，摻雜濃度不小于119CnT3數量級。隔離區(qū)105從外延層104的表面延伸至所述半導體襯底101，將外延層104分隔成三個區(qū)域，分別用于限定第一二極管、第二二極管和穿通二極管的有源區(qū)。此外，該隔離區(qū)105與半導體襯底101相連。在穿通二極管中，隔離區(qū)105將位于穿通二極管的電流路徑上。
[0072]第二摻雜區(qū)106和第六摻雜區(qū)107例如是重摻雜的N型摻雜區(qū)，摻雜濃度不小于119Cnf3數量級。第二摻雜區(qū)106和第六摻雜區(qū)107可以在同一個步驟中形成。第二摻雜區(qū)106從外延層104的表面延伸至外延層一定深度。第一摻雜區(qū)102與第二摻雜區(qū)106—起，將外延層104的一部分限定為半導體島，其中第一摻雜區(qū)102用于限定半導體島的底部，第二摻雜區(qū)106用于限定半導體島的側壁。在穿通二極管中，第一摻雜區(qū)102將位于穿通二極管的電流路徑上。
[0073]隨后，在穿通二極管的區(qū)域中，在外延層104中形成第三摻雜區(qū)108，如圖5d所示。
[0074]第三摻雜區(qū)108例如是P型摻雜區(qū)，用于形成穿通二極管的基區(qū)。第三摻雜區(qū)108將外延層104的由第一摻雜區(qū)102和第二摻雜區(qū)106圍繞的區(qū)域反型，即將上述的半導體島轉變?yōu)镻型。
[0075]隨后，在第一二極管區(qū)域中，在外延層中形成第七摻雜區(qū)109，如圖5e所示。
[0076]第七摻雜區(qū)109例如是重摻雜的P型摻雜區(qū)，所述P型摻雜區(qū)例如為離子注入113Cnf2?115Cnf2量級的離子后并進行退火形成摻雜區(qū)。第七摻雜區(qū)109從外延層104的表面延伸至外延層104中預定深度位置。第七摻雜區(qū)109與外延層104形成PN結，分別作為第一二極管Dl的陽極和陰極。
[0077]隨后，在穿通二極管的區(qū)域中，在第三摻雜區(qū)108中形成第四摻雜區(qū)110，在第二二極管的區(qū)域中，在外延層104中形成第八摻雜區(qū)111，如圖5f所示。
[0078]第四摻雜區(qū)110和第八摻雜區(qū)111例如分別是重摻雜的N型摻雜區(qū)，摻雜濃度例如為118Cnf3?lO'm—3量級。第四摻雜區(qū)110和第八摻雜區(qū)111可以在同一個步驟中形成。第四摻雜區(qū)110從第三摻雜區(qū)108的表面延伸至第三摻雜區(qū)108中預定深度位置，第八摻雜區(qū)111從外延層104的表面延伸至外延層104中預定深度位置。
[0079]在穿通二極管的區(qū)域中，第四摻雜區(qū)110、第三摻雜區(qū)108以及第一摻雜區(qū)102和第二摻雜區(qū)106分別作為穿通二極管DO的發(fā)射區(qū)、基區(qū)以及集電區(qū)。
[0080]在第二二極管的區(qū)域中，半導體襯底101與外延層104形成PN結，分別作為第二二極管D2的陽極和陰極。
[0081]隨后，在絕緣層112中形成多個開口，如圖5g所示。
[0082]所述多個開口分別在穿通二極管的區(qū)域暴露第四摻雜區(qū)110、隔離區(qū)105和第二摻雜區(qū)106的表面，在第一二極管的區(qū)域暴露第六摻雜區(qū)107和第七摻雜區(qū)109的表面，在第二二極管的區(qū)域暴露第八摻雜區(qū)111的表面。
[0083]隨后，制作多個電極和互連結構，如圖5h所示。
[0084]互連結構122穿過層間絕緣層112中的開口與第二摻雜區(qū)106電連接，并且將隔離區(qū)105與第二摻雜區(qū)106彼此短接。
[0085]第一電極121穿過層間絕緣層112中的開口與第四摻雜區(qū)110電連接。第三電極123穿過層間絕緣層112中的開口與第七摻雜區(qū)109電連接，第四電極124穿過層間絕緣層112中的開口與第八摻雜區(qū)111電連接，第五電極125穿過層間絕緣層112中的開口與第六摻雜區(qū)107電連接。
[0086]將半導體襯底101減薄和背面金屬化，在半導體襯底101的背面形成背面金屬層，作為第二電極131。也即，第二電極131與半導體襯底101的與形成外延層104的表面相對的另一個表面接觸。
[0087]上述的電極和互連結構例如由選自金、銀、銅、鋁、鋁硅、鋁硅銅、鈦銀、鈦鎳金等金屬或合金組成。
[0088]應當說明的是，在上述實例中重摻雜和輕摻雜是相對的概念，表示重摻雜的摻雜濃度大于輕摻雜的摻雜濃度，而并非對具體摻雜濃度范圍的限定。
[0089]在以上的描述中，對公知的結構要素和步驟并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來實現相應的結構要素和步驟。另外，為了形成相同的結構要素，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結合使用。
[0090]以上對本實用新型的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本實用新型的范圍。本實用新型的范圍由所附權利要求及其等價物限定。不脫離本實用新型的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本實用新型的范圍之內。
【主權項】
1.一種多通道瞬態(tài)電壓抑制器，其特征在于，包括: 第一摻雜類型的半導體襯底； 位于所述半導體襯底上的第二摻雜類型的外延層，其中第二摻雜類型與第一摻雜類型相反； 位于所述外延層中的第一摻雜類型的隔離區(qū)，所述隔離區(qū)將所述外延層分隔成多個有源區(qū)， 其中，所述多個有源區(qū)分別用于形成多個第一二極管、多個第二二極管和公共的穿通二極管， 所述多通道瞬態(tài)電壓抑制器還包括與所述隔離區(qū)相接觸的互連結構，用于將所述穿通二極管的集電區(qū)與所述半導體襯底短接。2.根據權利要求1所述的多通道瞬態(tài)電壓抑制器，其特征在于，還包括: 位于所述半導體襯底中的第二摻雜類型的第一摻雜區(qū)； 位于所述外延層中的第二摻雜類型的第二摻雜區(qū)； 位于所述外延層中的第一摻雜類型的第三摻雜區(qū)，其中所述第二摻雜區(qū)圍繞所述第三摻雜區(qū)的至少一部分；以及 位于所述第三摻雜區(qū)中的第二摻雜類型的第四摻雜區(qū)； 位于所述半導體襯底中的第二摻雜類型的第五摻雜區(qū)；以及 位于所述外延層中的第一摻雜類型的第七摻雜區(qū)； 其中，在所述穿通二極管的有源區(qū)中，所述第一摻雜區(qū)和所述第二摻雜區(qū)、所述第三摻雜區(qū)以及所述第四摻雜區(qū)分別作為所述穿通二極管的集電區(qū)、基區(qū)和發(fā)射區(qū)， 在所述多個第一二極管的有源區(qū)中，所述第七摻雜區(qū)和所述外延層分別作為所述第一二極管的陽極和陰極，以及 在所述多個第二二極管的有源區(qū)中，所述半導體襯底和所述外延層分別作為所述第二二極管的陽極和陰極。3.根據權利要求2所述的多通道瞬態(tài)電壓抑制器，其特征在于，所述第一摻雜區(qū)和所述第二摻雜區(qū)將所述第三摻雜區(qū)的所述至少一部分限定為半導體島，所述第一摻雜區(qū)用于限定所述半導體島的底部，所述第二摻雜區(qū)用于限定所述半導體島的側壁。4.根據權利要求2所述的多通道瞬態(tài)電壓抑制器，其特征在于，在所述穿通二極管導通時，電流路徑包括所述第四摻雜區(qū)、所述第三摻雜區(qū)、所述第一摻雜區(qū)和所述第二摻雜區(qū)、所述隔離區(qū)、以及所述半導體襯底。5.根據權利要求2所述的多通道瞬態(tài)電壓抑制器，其特征在于，所述多通道瞬態(tài)電壓抑制器具有多個信號端和公共的接地端，所述多個第一二極管的陰極和所述穿通二極管的發(fā)射區(qū)彼此電連接，所述多個第一二極管的陽極和所述穿通二極管的集電區(qū)分別連接所述多個信號端中的相應一個信號端和所述接地端，所述多個第二二極管的陰極和陽極分別連接所述多個信號端中的相應一個信號端和所述接地端。6.根據權利要求2所述的多通道瞬態(tài)電壓抑制器，其特征在于，還包括位于所述外延層中的第二摻雜類型的第六摻雜區(qū)，所述第六摻雜區(qū)圍繞所述第七摻雜區(qū)，其中，所述第六摻雜區(qū)與所述第四摻雜區(qū)電連接。7.根據權利要求2所述的多通道瞬態(tài)電壓抑制器，其特征在于，還包括位于所述外延層中的第二摻雜類型的第八摻雜區(qū)，所述第八摻雜區(qū)位于所述第二二極管的區(qū)域內，并且與所述第七摻雜區(qū)電連接。8.根據權利要求2所述的多通道瞬態(tài)電壓抑制器，其特征在于，所述多個第一二極管、所述多個第二二極管和所述穿通二極管使用公共的所述半導體襯底。9.根據權利要求1至8中任一項所述的多通道瞬態(tài)電壓抑制器，其特征在于，第一摻雜類型為N型和P型之一，第二摻雜類型為N型和P型中的另一個。
【文檔編號】H01L27/02GK205595334SQ201620419211
【公開日】2016年9月21日
【申請日】2016年5月10日
【發(fā)明人】周源, 唐曉琦, 巨長勝
【申請人】北京燕東微電子有限公司