半導(dǎo)體結(jié)構(gòu)及其形成方法
【專利摘要】本公開涉及半導(dǎo)體結(jié)構(gòu)與其形成方法。一實施例的形成方法包含形成鰭狀物于基板上。鰭狀物包含第一結(jié)晶半導(dǎo)體材料于基板上，以及第二結(jié)晶半導(dǎo)體材料于第一結(jié)晶半導(dǎo)體材料上。此方法也包含將鰭狀物中的至少部份第一結(jié)晶半導(dǎo)體材料與第二結(jié)晶半導(dǎo)體材料轉(zhuǎn)換成介電材料，并移除至少部份的介電材料。此方法也包含形成柵極結(jié)構(gòu)于鰭狀物上，并形成源極/漏極區(qū)于柵極結(jié)構(gòu)的相反兩側(cè)上。
【專利說明】
半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域
[0001] 本公開設(shè)及半導(dǎo)體裝置，更特別設(shè)及FinFET裝置與其形成方法。
【背景技術(shù)】
[0002] 當半導(dǎo)體產(chǎn)業(yè)朝向納米技術(shù)的工藝節(jié)點邁進，W達更高的裝置密度、更高的效能、 與更低的成本時，在S維設(shè)計如罐狀場效晶體管（FinFET)面臨工藝與設(shè)計的問題。舉例來 說，一般的FinFET的形成方法具有自基板延伸的薄的垂直罐狀物（或罐狀結(jié)構(gòu)），其形成方 法為蝕刻基板的部份娃層。FinFET的通道形成于垂直罐狀物中。柵極提供于罐狀物上，比 如包覆罐狀物。罐狀物位于通道兩側(cè)上，可讓柵極自通道兩側(cè)控制通道。
[0003] 然而，在半導(dǎo)體工藝中實施運些結(jié)構(gòu)與工藝仍屬挑戰(zhàn)。舉例來說，相鄰的罐狀物之 間的隔離不足導(dǎo)致FinFET的高漏電流，運將劣化裝置效能。

【發(fā)明內(nèi)容】

[0004] 本公開一實施例提供的半導(dǎo)體結(jié)構(gòu)的形成方法包括：形成罐狀物于基板上，罐狀 物包括第一結(jié)晶半導(dǎo)體材料于基板上，W及第二結(jié)晶半導(dǎo)體材料于第一結(jié)晶半導(dǎo)體材料 上；使罐狀物中的至少部份第一結(jié)晶半導(dǎo)體材料與第二結(jié)晶半導(dǎo)體材料轉(zhuǎn)換成介電材料； 移除至少部份介電材料；形成柵極結(jié)構(gòu)于罐狀物上；W及形成源極/漏極區(qū)于柵極結(jié)構(gòu)的 相反兩側(cè)上。
[0005] 本公開一實施例提供的半導(dǎo)體結(jié)構(gòu)的形成方法，包括：外延成長第一結(jié)晶半導(dǎo)體 材料于基板上；外延成長第二結(jié)晶半導(dǎo)體材料于第一結(jié)晶半導(dǎo)體材料上；圖案化第一結(jié)晶 半導(dǎo)體材料與第二結(jié)晶半導(dǎo)體材料，W形成罐狀物于基板上；氧化罐狀物中的至少部份第 一結(jié)晶半導(dǎo)體材料與第二結(jié)晶半導(dǎo)體材料，W形成氧化物材料；移除至少部份氧化物材料； 形成多個隔離區(qū)于基板上，W圍繞罐狀物的較下部份；形成柵極結(jié)構(gòu)于罐狀物與隔離區(qū)上； W及形成源極/漏極區(qū)于柵極結(jié)構(gòu)的相反兩側(cè)上。
[0006] 本公開一實施例提供的半導(dǎo)體結(jié)構(gòu)，包括罐狀物，位于基板上，其中罐狀物包括第 一外延部份，且第一外延部份包括第一材料的第一濃縮區(qū)；多個隔離區(qū)，位于基板中及罐狀 物的相反兩側(cè)上，且罐狀物的第一外延部份自隔離區(qū)之間凸起；介電區(qū)，直接位于第一外延 部份下，且介電區(qū)的材料不同于隔離區(qū)的材料，其中第一材料的第一濃縮區(qū)位于第一外延 部份與介電區(qū)之間的界面；W及柵極結(jié)構(gòu)，沿著罐狀物的側(cè)壁且位于罐狀物的上表面上，且 柵極結(jié)構(gòu)定義通道區(qū)于第一外延部份中。
【附圖說明】 陽007] 圖1是一例中，罐狀物場效晶體管（Fin陽T)的立體圖。
[0008] 圖2、圖3、圖4A-圖4B、圖5A-圖甜、圖6A、圖她1-圖她2、圖7A-圖7B、圖8A-圖 8B、圖9A-圖9B、圖IOA-圖10C、與圖1IA-圖1IC是某些實施例中，F(xiàn)in陽T的形成方法其 中間階段的剖視圖。
[0009] 圖12是某些實施例中，工藝的流程圖。
[0010] 圖13A-圖13C、圖14A-圖14C、圖15、與圖16是某些實施例中，F(xiàn)in陽T的形成方 法其中間階段的剖視圖。
[0011] 圖17是某些實施例中，工藝的流程圖。 陽01引圖18與圖19是某些實施例中，結(jié)構(gòu)的剖視圖。
[001引圖20-圖22是實施例中，樣品的穿透式電子顯微鏡（TEM)影像。
[0014] 圖23-圖24是某些實施例中，結(jié)構(gòu)的剖視圖。 陽01引 圖25-圖27是實施例中，樣品的TEM影像。
[0016] 其中，附圖標記說明如下：
[0017] B-B、C-C 剖線 陽0化]30 Fin陽T
[0019] 32、50 基板
[0020] 34隔離區(qū) 陽02 U 36罐狀物 陽0巧 38柵極介電物 陽02引 40柵極
[0024] 42、44、88源極/漏極區(qū) 陽0巧]52 APT區(qū)
[0026] 54注入步驟
[0027] 60半導(dǎo)體帶 陽0測 62圖案化基板
[0029] 64娃錯層
[0030] 66、74半導(dǎo)體層 陽03U 68遮罩層 陽0巧 70娃錯介電區(qū)
[0033] 72介電材料區(qū)
[0034] 76隔離區(qū) 陽0對 78、94柵極介電物
[0036] 80、96 柵極
[0037] 82 遮罩 陽03引 84柵極密封間隔物
[0039] 86、92 凹陷
[0040] 90 ILD W41] 98接點
[0042] 100A、100B、100C 錯殘留區(qū)
[0043] 200、202、204、206、208、210、212、214、216、218、220、222、224、226、230、232、234 步驟
【具體實施方式】
[0044] 下述內(nèi)容提供的不同實施例可實施本公開的不同結(jié)構(gòu)。特定構(gòu)件與排列的實施例 是用W簡化本公開而非局限本公開。舉例來說，形成第一構(gòu)件于第二構(gòu)件上的敘述包含兩 者直接接觸，或兩者之間隔有其他額外構(gòu)件而非直接接觸。此外，本公開的多種例子中可重 復(fù)標號，但運些重復(fù)僅用W簡化與清楚說明，不代表不同實施例及/或設(shè)置之間具有相同 標號的單元之間具有相同的對應(yīng)關(guān)系。 W45] 此外，空間性的相對用語如"下方V'其下V'較下方V'上方V'較上方"、或類似用 語可用于簡化說明某一元件與另一元件在圖示中的相對關(guān)系?？臻g性的相對用語可延伸至 W其他方向使用的元件，而非局限于圖示方向。元件也可轉(zhuǎn)動90°或其他角度，因此方向性 用語僅用W說明圖示中的方向。
[0046] 多種實施例提供罐狀物場效晶體管（FinFET)與其形成方法，W及形成FinFET的 中間階段。在某些實施例中，F(xiàn)inFET的形成方法采用柵極后制工藝。在其他實施例中，可采 用柵極優(yōu)先工藝。某些實施例也可用于平面裝置如平面FET。下述內(nèi)容也包含實施例的某 些變化。本領(lǐng)域技術(shù)人員應(yīng)理解，其他改良也屬其他實施例的范疇。雖然下述實施例的方法 具有特定順序，但其他實施例的方法可W合邏輯的順序進行，并可包含較少或較多的步驟。
[0047] 在提及特定實施例之前，本公開一般先提及實施例的有利特征。一般而言，本公 開是半導(dǎo)體裝置與其形成方法，可提供簡易且成本低的工藝，W達FinFET中的未滲雜通道 并改良裝置。此外，運些簡易且成本低的制可達絕緣體上通道（有時稱作氧化物上通道）。 特別的是，下述實施例包含方向性的氧化罐狀物步驟，使罐狀物的側(cè)壁更垂直于基板的主 要表面，也控制通道下的絕緣層中的錯殘留量?？刂棋e殘留可增加FinFET裝置的可信度， 因為錯殘留會擴散至柵極結(jié)構(gòu)并降低FinFET裝置的可信度。此外，罐狀物的外延部份是外 延成長如毯覆層，其通常比外延成長于溝槽/凹陷中的半導(dǎo)體結(jié)構(gòu)具有較少缺陷及較高品 質(zhì)。
[0048] 圖1是一例中，F(xiàn)in陽T 30的立體圖。Fin陽T 30包含罐狀物36于基板32上?；?板32包含隔離區(qū)34,且罐狀物自相鄰的隔離區(qū)34之間凸起于隔離區(qū)34上。柵極介電物 38沿著罐狀物36的側(cè)壁與上表面，而柵極40位于柵極介電物38上。源極/漏極區(qū)42與 44對應(yīng)柵極介電物38與柵極40,分別位于罐狀物36的相反兩側(cè)中，圖1更包含后續(xù)圖式 所用的剖線。剖線B-B橫越FinFET 30的通道、柵極介電物38、與柵極40。剖線C-C平行 于剖線B-B，且橫越源極/漏極區(qū)42。為清楚說明，后續(xù)圖式將對應(yīng)上述剖線。 W例圖2-圖IlC是一實施例中，F(xiàn)in陽T的形成方法其中間階段的剖視圖，而圖12是 上述工藝的流程圖。圖2至圖IlC形成的Fin陽T與圖1中的Fin陽T 30類似，不過前者包 含多個FinFET。在圖4A至圖IlC中，圖式標號含A者是立體圖，圖式標號含B者是對應(yīng)剖 線B-B的剖視圖，而圖式標含含C者是對應(yīng)剖線C-C的剖視圖。
[0050] 圖2圖示基板50?；?0可為半導(dǎo)體基板如基體半導(dǎo)體、絕緣層上半導(dǎo)體（SOI) 基板、或類似物，且可滲雜n型或P型滲質(zhì)或未滲雜?；?0可為晶圓如娃晶圓。一般而言， SOI基板包含半導(dǎo)體材料層形成于絕緣層上。舉例來說，絕緣層可為埋置氧化物度0訝層、 氧化娃層、或類似物。絕緣層位于基板（通常為娃或玻璃）上。其他基板可為多層或組成 漸變基板。在某些實施例中，基板50的半導(dǎo)體材料可為娃或錯，半導(dǎo)體化合物如碳化娃、神 化嫁、憐化嫁、憐化銅、神化銅、及/或錬化銅，半導(dǎo)體合金如SiGe、GaAsP、AlInAs、AlGaAs、 GalnAs、GalnP、GalnAsP、或上述的組合。
[0051] 基板50可包含集成電路裝置（未圖示）。本領(lǐng)域技術(shù)人員應(yīng)理解，多種集成電路 裝置如晶體管、二極管、電容、電阻、類似物、或上述的組合可形成于基板50之中及/或之 上，W符合用于FinFET的設(shè)計的結(jié)構(gòu)與功能需求。集成電路裝置的形成方法可為任何合適 方法。
[0052] 圖2對應(yīng)步驟200,形成APT (抗擊穿）區(qū)52于基板50中。在某些實施例中，APT 區(qū)的形成方法為進行于基板50的頂部上的注入步驟54。注入于APT區(qū)中的滲質(zhì)導(dǎo)電型態(tài)， 與基板50的井區(qū)（未圖示）的導(dǎo)電型態(tài)相同。APT區(qū)52延伸于后續(xù)形成的源極/漏極區(qū) 88 (見圖IlA與圖11C)下方，可降低源極/漏極區(qū)88至基板50的漏電流。APT區(qū)52的滲 雜濃度可介于約lE18/cm3至約lE19/cm3之間。
[0053] 如圖3所示，形成娃錯層64 (如毯覆層）于基板50與APT區(qū)52上，并形成半導(dǎo) 體層66 (如毯覆層）于娃錯層64上（步驟202)。在某些實施例中，娃錯層64與半導(dǎo)體層 66為外延工藝形成的結(jié)晶層。在某些實施例中，娃錯層64的厚度介于約5nm至約15nm之 間。娃錯層64的錯原子％介于約15原子％至約35原子％之間，不過也可高于或低于上述 范圍。然而可W理解的是，說明書中的數(shù)值范圍僅用W舉例，且可改變?yōu)槠渌麛?shù)值。
[0054] 形成于娃錯層64上的半導(dǎo)體層66可包含一或多個半導(dǎo)體層。在某些實施例中， 半導(dǎo)體層66為純娃層而不包含錯。在某些實施例中，半導(dǎo)體層66可為實質(zhì)上純娃層，且包 含小于1原子％的錯。半導(dǎo)體層66可為本征層，即未滲雜P型與n型滲質(zhì)。 陽化5] 如圖3所示，形成遮罩層68于半導(dǎo)體層66上（步驟204)。在某些實施例中，遮罩 層68為硬遮罩。遮罩層68可為氮化娃、氮氧化娃、碳化娃、碳氮化娃、類似物、或上述的組 合。為清楚說明，后續(xù)圖式將省略APT區(qū)52。
[0056] 如圖4A與圖4B所示，形成半導(dǎo)體帶60 (步驟206)。在某些實施例中，半導(dǎo)體帶 60的形成方法為蝕刻溝槽于遮罩層68、半導(dǎo)體層66、娃錯層64、與基板50中?；?0其 圖案化部份，即圖4A與圖4B所示的圖案化基板62。半導(dǎo)體層66與娃錯層64的圖案化部 份及圖案化基板62統(tǒng)稱為半導(dǎo)體帶60。半導(dǎo)體帶60也可稱作半導(dǎo)體罐狀物。上述蝕刻可 為任何可接受的蝕刻工藝如反應(yīng)性離子蝕刻巧IE)、中性束蝕刻（NB巧、類似工藝、或上述 的組合。上述蝕刻可為非等向性。
[0057] 在圖5A與圖5B中，部份半導(dǎo)體帶60轉(zhuǎn)換為介電材料（步驟208)。在某些實施例 中，上述轉(zhuǎn)換工藝為氧化工藝。氧化工藝可采用蒸氣爐。舉例來說，可將包含半導(dǎo)體帶60的 基板50置于爐中，使基板50暴露至蒸汽環(huán)境。蒸汽環(huán)境的溫度可介于約400°C至約600°C 之間，比如約500°C。水蒸汽的流速可介于約IOOsccm至約1000 sccm之間?；?0暴露至 爐中蒸汽環(huán)境的時間可介于約0. 5小時至約3小時之間，比如約1小時。如圖5A與圖5B 所示，半導(dǎo)體層66的較外部份可轉(zhuǎn)換為介電材料區(qū)72,并保留半導(dǎo)體層74。此外，娃錯層 64可完全轉(zhuǎn)換為娃錯介電區(qū)70。在某些實施例中，娃錯介電區(qū)70的組成為氧化娃錯。除 上述轉(zhuǎn)換工藝，也可采用其他轉(zhuǎn)換工藝。
[005引在相同的娃錯區(qū)中，使娃錯中的娃氧化，比使娃錯中的錯氧化容易。綜上所述，娃 錯介電區(qū)70中的娃原子被氧化，而娃錯介電區(qū)70中的錯原子朝娃錯介電區(qū)70的中屯、擴 散，即娃錯介電區(qū)70其中屯、的錯比例在氧化工藝后比氧化工藝前高。
[0059] 在某些實施例中，介電材料區(qū)72的厚度由半導(dǎo)體帶60的頂部（靠近遮罩層68) 向半導(dǎo)體帶60的底部增加，如圖5A與圖5B所示。在運些實施例中，轉(zhuǎn)換工藝可為方向性 的轉(zhuǎn)換工藝如方向性的氧化工藝，其采用遮罩層68作為氧化遮罩。舉例來說，方向性的氧 化工藝為氣體簇離子束氧化法。 W60] 在圖6A、圖6B1、與圖她2中，移除介電材料區(qū)72,并視情況（非必要）移除部份的 娃錯介電區(qū)70 (步驟210)。移除介電材料區(qū)72使半導(dǎo)體層74的側(cè)壁更垂直于基板50的 主要表面，且可增進FinFET裝置的效能與控制。介電材料區(qū)72的移除方法可為蝕刻工藝。 蝕刻可為任何可接受的蝕刻工藝如濕蝕刻工藝、干蝕刻工藝、類似工藝、或上述的組合。蝕 刻可為等向或非等向。在圖6B1所示的實施例中，蝕刻工藝對娃錯介電區(qū)70、半導(dǎo)體層74、 與圖案化基板62具有選擇性，因此實質(zhì)上不蝕刻娃錯介電區(qū)70。在圖她2所示的實施例 中，也蝕刻娃錯介電區(qū)70使其側(cè)壁與半導(dǎo)體層74的側(cè)壁郵連。
[0061] 如圖7A與圖7B所示，形成絕緣材料于相鄰的半導(dǎo)體帶60之間，W形成隔離區(qū) 76 (步驟212)。絕緣材料可為氧化物如氧化娃、氮化物、類似物、或上述的組合，且其形成方 法可為高密度電漿化學(xué)氣相沉積（皿P-CVD)、可流動CVD (FCVD，比如將CVD為主的材料沉積 于遠端電漿系統(tǒng)中，并后硬化使其轉(zhuǎn)換成另一材料如氧化物）、類似方法、或上述的組合。任 何可接受的工藝形成的其他絕緣材料也可用于此步驟。在此實施例中，絕緣材料為FCVD工 藝形成的氧化娃。形成絕緣材料后，可進行回火工藝。如圖7A與圖7B所示，可采用平坦化 工藝如化學(xué)機械拋光（CM巧移除任何多余的絕緣材料，使隔離區(qū)76的上表面與半導(dǎo)體帶60 的上表面共平面（步驟214)。
[00創(chuàng)如圖8A與圖8B所示，使隔離區(qū)76凹陷（步驟216) W形成淺溝槽隔離（STI)區(qū)。 隔離區(qū)76凹陷后，半導(dǎo)體帶60的半導(dǎo)體層74自相鄰的隔離區(qū)76之間凸起，W形成半導(dǎo)體 罐狀物。如圖所示，隔離區(qū)76的上表面高于娃錯介電區(qū)70的上表面。在其他實施例中，隔 離區(qū)76的上表面可低于娃錯介電區(qū)70的上表面并高于娃錯介電區(qū)70的下表面，或者隔離 區(qū)76的上表面可低于娃錯介電區(qū)70的下表面。此外，隔離區(qū)76的上表面可為圖示的平坦 表面、凸面、凹面（如碟狀）、或上述的組合。隔離區(qū)76的上表面的形狀如平坦、凸面、及/ 或凹面的形成方法為合適蝕刻。隔離區(qū)76的凹陷方法可為可接受的蝕刻工藝，比如對隔離 區(qū)76的材料具有選擇性的蝕刻工藝。舉例來說，上述凹陷工藝可采用CERTA茵渡蝕刻品 的化學(xué)氧化物移除法、應(yīng)用材料SICONI工具、或稀氨氣酸。
[0063] 如圖9A與圖9B所示，形成柵極結(jié)構(gòu)于半導(dǎo)體層74的罐狀物上（步驟218)。介電 層（未圖示）形成于半導(dǎo)體層74的罐狀物與隔離區(qū)76上。舉例來說，介電層可為氧化娃、 氮化娃、上述的多層結(jié)構(gòu)、或類似物，且其沉積方法或熱成長方法可為可接受的技術(shù)。在某 些實施例中，介電層可為高介電常數(shù)的介電材料。在運些實施例中，介電層的介電常數(shù)大于 約7. 0,且可為下述金屬的氧化物或娃酸鹽：冊、41、2'、1曰、]\%、8曰、1'1、口13、上述的多層物、或 上述的組合。上述介電層的形成方法可為原子束沉積（M抓）、原子層沉積（ALD)、電漿增強 CVD (陽CVD)、或類似方法。
[0064] 柵極層（未圖示）形成于介電層上，而遮罩層（未圖示）形成于柵極層上?？沙?積柵極層于介電層上，再進行平坦化如CMP。遮罩層可沉積于柵極層上。舉例來說，柵極層 可為多晶娃，但也可為其他材料。在某些實施例中，柵極層可為含金屬材料如TiN、TaN、TaC、 0〇、腳、41、上述的組合、或上述的多層結(jié)構(gòu)。舉例來說，遮罩層的組成可為氮化娃或類似物。
[0065] 在形成上述層狀物后，可采用可接受的光微影與蝕刻技術(shù)圖案化遮罩層，W形成 遮罩82。通過可接受的蝕刻技術(shù)，可將遮罩82的圖案轉(zhuǎn)移至柵極層與介電層，W形成柵極 80與柵極介電物78。柵極80與柵極介電物78覆蓋半導(dǎo)體層74的罐狀物其個別的通道區(qū)。 柵極80的縱向?qū)嵸|(zhì)上垂直于個別半導(dǎo)體層74的罐狀物的縱向。
[0066] 在形成柵極80與柵極介電物78后，可形成柵極密封間隔物84于柵極與遮罩82 露出的表面上。在熱氧化或沉積工藝后，進行非等向蝕刻可形成上述柵極密封間隔物84。
[0067] 如圖10A、圖10B、與圖IOC所示，移除柵極結(jié)構(gòu)W外的半導(dǎo)體層74的罐狀物與娃 錯介電區(qū)70 (步驟220)。柵極結(jié)構(gòu)可作為移除半導(dǎo)體層74的罐狀物與娃錯介電區(qū)70的遮 罩。上述步驟可形成凹陷86于圖案化基板62、半導(dǎo)體層74的罐狀物、及/或隔離區(qū)76中。 在某些實施例中，移除所有不直接位于柵極結(jié)構(gòu)下的部份娃錯介電區(qū)70。在其他實施例中， 保留不位于柵極結(jié)構(gòu)下的某些部份娃錯介電區(qū)70。凹陷86的形成方法可為任何可接受的 蝕刻工藝如RIE、NBE、氨氧化四甲基錠（TMAH)、氨氧化錠、在娃與隔離區(qū)76的材料之間具有 良好蝕刻選擇性且可蝕刻娃的濕蝕刻品、類似方法、或上述的組合。蝕刻可為非等向性。蝕 刻半導(dǎo)體層74的罐狀物與娃錯介電區(qū)70的方法可為單一蝕刻工藝或多重蝕刻工藝，比如 用于半導(dǎo)體層74的罐狀物的第一蝕刻工藝與用于娃錯介電區(qū)70的第二蝕刻工藝。凹陷86 其至少部份下表面露出圖案化基板62的表面。如圖所示，蝕刻工藝后的凹陷86的下表面 包含圖案化基板62的所有上表面。在此實施例中，圖案化基板62的上表面各自平坦。在 其他實施例中，圖案化基板62的上表面可具有不同形態(tài)。 W側(cè)如圖11A、圖11B、與圖IlC所示，形成源極/漏極區(qū)88(步驟22。。源極/漏極區(qū) 88形成于凹陷86中的方法為外延材料于凹陷86中，且外延法可為有機金屬CVD(MOCVD)、 原子束外延（MBE)、液相外延（LP巧、氣相外延（VP巧、選擇性外延成長（SEG)、類似方法、或 上述的組合。如圖11A、圖11B、與圖IlC所示，由于隔離區(qū)76阻擋，源極/漏極區(qū)88先垂 直成長而非水平成長于凹陷86中。在完全填滿凹陷86后，才垂直與水平地成長源極/漏 極區(qū)88 W形成刻面。
[0069] 在Fin陽T為n型Fin陽T的某些實施例中，源極/漏極區(qū)88包含碳化娃（SiC)、 憐化娃（SiP)、滲雜憐的碳化娃（SiCP)、或類似物。在Fin陽T為P型Fin陽T的其他實施例 中，源極/漏極區(qū)88包含SiGe,且P型雜質(zhì)可為棚或銅。
[0070] 外延的源極/漏極區(qū)88可注入滲質(zhì)，之后進行回火。注入工藝可包含形成圖案化 遮罩如光阻，W覆蓋FinFET其所欲保護的區(qū)域免于注入工藝的影響。源極/漏極區(qū)88的 雜質(zhì)濃度可介于約IQi9Cm 3至約10 2Icm 3之間。在某些實施例中，外延的源極/漏極區(qū)88可 在成長時臨場滲雜。
[0071] 接著可進行Fin陽T裝置的后續(xù)工藝，比如形成一或多個層間介電層與接點。運些 工藝將搭配圖13A-圖13C、圖14A-圖14C、圖15、與圖16說明于下。 陽07引 圖13A-圖13C、圖14A-圖14C、圖15、與圖16是另一實施例中，F(xiàn)in陽T的形成方法 其中間階段的剖視圖，而圖17是上述形成方法的流程圖。圖13A-圖13C、圖14A-圖14C、圖 15、與圖16形成的Fin陽T與圖1的Fin陽T 30類似，除了包含多個Fin陽T。在圖13A-圖 13C與圖14A-圖14C中，圖式標號含A者是立體圖，圖式標號含B者是對應(yīng)剖線B-B的剖視 圖，而圖式標含含C者是對應(yīng)剖線C-C的剖視圖。圖15與圖16對應(yīng)剖線C-C的剖視圖。 [0073] 此實施例與前述的圖2至圖IlC的實施例類似，除了此實施例為柵極后制工藝 (又稱作置換柵極工藝），而先前實施例為柵極優(yōu)先工藝。此實施例與先前實施例類似的細 節(jié)將不再寶述于下。
[0074] 此實施例同樣進行圖2至圖lie與步驟200至222,差別在于柵極80為虛置的柵 極，而柵極介電物78為虛置的柵極介電物（圖17中的步驟230)。在圖13A-圖13C中，沉 積ILD(層間介電物）90于圖IlA-圖lie中的結(jié)構(gòu)上（步驟224)。ILD 90可為介電材料 如憐娃酸鹽玻璃（PSG)、棚娃酸鹽玻璃度SG)、滲雜棚的憐娃酸鹽玻璃度PSG)、未滲雜的娃 酸鹽玻璃扣SG)、或類似物，且其沉積方法可為任何合適方法如CVD、PECVD、或FCVD。 陽07引如圖13A-圖13C所示，可進一步進行平坦化工藝如CMP使ILD 90的上表面與虛 置的柵極80的上表面齊平。CMP也可移除虛置的柵極80上的遮罩82。綜上所述，虛置的 柵極80其上表面可自ILD 90露出。
[0076] 如圖13A-圖13C所示，W蝕刻步驟移除虛置柵極80、視情況（非必要）形成的柵 極密封間隔物、W及直接位于虛置的柵極80下的虛置的柵極介電物78, W形成凹陷92 (步 驟232)。凹陷92露出半導(dǎo)體層74的罐狀物的通道區(qū)。通道區(qū)位于相鄰的一對外延的源 極/漏極區(qū)88之間。在蝕刻移除虛置的柵極80時，虛置的柵極介電物78可作為蝕刻停止 層。在移除虛置的柵極80后，接著可移除虛置的柵極介電物78與柵極密封間隔物84。 陽077] 在圖14A-圖14C中，形成置換柵極的柵極介電物94與柵極96 (步驟234)。柵極 介電物94順應(yīng)性地沉積于凹陷92中，比如半導(dǎo)體層74的罐狀物的上表面與側(cè)壁上、柵極 密封間隔物84的側(cè)壁上（若柵極密封間隔物存在）或ILD 90的側(cè)壁上（若柵極密封間隔 物不存在）、W及ILD 90的上表面上。在某些實施例中，柵極介電物94可為氧化娃、氮化 娃、或上述的多層結(jié)構(gòu)。在其他實施例中，柵極介電物94可為高介電常數(shù)介電材料。在運 些實施例中，柵極介電物94的介電常數(shù)可大于約7. 0,其可包含下述金屬的氧化物或娃化 物：冊、41、2'、1^曰、1旨、8曰、1'1、？13、或上述的組合。柵極介電物94的形成方法可為180、4〇)、 陽CVD、或類似方法。
[0078] 接著可沉積柵極96于柵極介電物94上W填入凹陷92的其余部份。柵極96可為 含金屬材料如TiN、TaN、化C、Co、Ru、Al、上述的組合、或上述的多層結(jié)構(gòu)。在填入柵極96 后，可進行平坦化工藝如CMP W移除超出ILD 90上表面的多余部份柵極介電物94與柵極 96。上述步驟保留的柵極96與柵極介電物94形成的FinFET的置換柵極。 陽0巧]在圖15與圖16中，形成接點98穿過ILD 90 (步驟226)。在圖15所示的一實施 例中，不同接點98連接至每一源極/漏極區(qū)88。在圖16所示的一實施例中，單一接點98 接觸FinFET中多個（不一定為全部）源極/漏極區(qū)88。形成用于接點98的開口穿過ILD 90。開口的形成方法可為可接受的光微影與蝕刻技術(shù)。襯墊如擴散阻障層、黏著層、或類似 物，W及導(dǎo)電材料形成于開口中。襯墊可包含鐵、氮化鐵、粗、氮化粗、或類似物。導(dǎo)電材料 可為銅、銅合金、銀、金、鶴、侶、儀、或類似物。接著可進行平坦化工藝如CMP自ILD 90的表 面移除多余的材料。保留于開口中的襯墊與導(dǎo)電材料即接點98。接著可進行回火W形成 娃化物于源極/漏極區(qū)88與接點98的界面處。接點98物理與電性禪接至源極/漏極區(qū) 88 O
[0080] 雖然未圖示，但本領(lǐng)域技術(shù)人員應(yīng)理解可在圖14A-圖14C、圖15、與圖16的結(jié)構(gòu) 上進行額外工藝步驟。舉例來說，可形成多種金屬間介電物（IMD)與對應(yīng)的金屬化物于ILD 90上。此外，可形成接點穿過上方的介電層W接觸柵極96。
[0081] 圖18與圖19是某些實施例中，結(jié)構(gòu)的剖視圖。圖18與圖19為保留于娃錯介電 區(qū)70、半導(dǎo)體層74的罐狀物、圖案化基板62、與隔離區(qū)76中的錯殘留型態(tài)。圖18對應(yīng)圖 6B2中的娃錯介電區(qū)70,而圖19對應(yīng)圖6B1的娃錯介電區(qū)70。雖然圖18與圖19為柵極后 制的柵極介電物94與柵極96,其錯殘留區(qū)100AU00B、與IOOC的型態(tài)也存在于圖IlA-圖 IlC的柵極優(yōu)先工藝。此外，即使前述圖式省略錯殘留區(qū)100AU00B、與IOOC W簡化圖式， 錯殘留區(qū)100AU00B、與IOOC仍可存在于前述實施例中轉(zhuǎn)換成介電物的步驟208開始時。
[0082] 圖18包含錯殘留區(qū)IOOA于半導(dǎo)體層74的罐狀物與圖案化基板62中、錯殘留區(qū) IOOB于娃錯介電區(qū)70中、W及錯殘留區(qū)IOOC于隔離區(qū)76中。錯殘留區(qū)IOOA位于娃錯介 電區(qū)70與半導(dǎo)體層74的罐狀物與圖案化基板62之間的界面。錯殘留區(qū)IOOB與IOOC分 別位于娃錯介電區(qū)70與隔離區(qū)76中并被其包圍。在某些實施例中，錯殘留區(qū)IOOA中的錯 含量介于約1原子％至約20原子％之間。在某些實施例中，錯殘留區(qū)IOOB中的錯含量介 于約1原子％至約20原子％之間。在某些實施例中，錯殘留區(qū)IOOC中的錯含量介于約1 原子％至約20原子％之間。控制錯殘留區(qū)使其具有較低的錯含量很重要，因為較高的錯含 量會擴散至柵極結(jié)構(gòu)并降低FinFET裝置的效能與可信度。
[008引圖19包含錯殘留區(qū)IOOA于半導(dǎo)體層74的罐狀物與圖案化基板62中，化及錯殘留 區(qū)IOOB于娃錯介電區(qū)70中。在某些實施例中，錯殘留區(qū)IOOA中的錯含量介于約1原子％ 至約20原子％之間。在某些實施例中，錯殘留區(qū)IOOB中的錯含量介于約1原子％至約20 原子％之間。
[0084] 圖20至圖22是圖18與圖19的實施例中，樣品的穿透式電子顯微鏡燈EM)影像。 圖20與圖21是沿著圖1中的剖線B-B的剖視圖，而圖22是沿著半導(dǎo)體層74的罐狀物的 長度方向的剖視圖。 陽0化]圖20顯示圖案化基板62、娃錯介電區(qū)70、半導(dǎo)體層74的罐狀物、隔離區(qū)76、與錯 殘留區(qū)1004、1008、與100(：。
[0086] 同樣地，圖21與圖22是樣品的TEM影像，其強調(diào)錯殘留濃度的位置。圖21與圖 22顯示圖案化基板62、娃錯介電區(qū)70、半導(dǎo)體層74的罐狀物、隔離區(qū)76、與錯殘留區(qū)100A、 100B、與100C。在圖20至圖22中，錯殘留區(qū)屬于IOOB或IOOC取決于娃錯介電區(qū)70的型 態(tài)，見圖18與圖19。
[0087] 圖23與圖24是某些實施例中，結(jié)構(gòu)的剖視圖。圖23與圖24的實施例與圖18至 圖19的實施例類似，差別在進行錯殘留物的清除步驟，W降低/移除娃錯介電區(qū)70中的錯 殘留物。
[0088] 為保留于娃錯介電區(qū)70、半導(dǎo)體層74的罐狀物、圖案化基板62、與隔離區(qū)76中的 錯殘留型態(tài)。在某些實施例中，錯殘留物的清除步驟進行于圖8A與圖8B對應(yīng)的中間階段， 或進行于圖13A至圖13C對應(yīng)的中間階段。在其他實施例中，可在工藝的其他階段進行錯 殘留物的清除步驟。
[0089] 錯殘留物的清除步驟可包含低壓與高溫的回火工藝。在某些實施例中，錯殘留物 的清除步驟的工藝壓力介約10 3大氣壓（atm)至約10 7atm之間（如約10 5atm)，且工藝溫 度介于約700°C至約Iiocrc之間（如約900°C )。在錯殘留物的清除步驟后，娃錯介電區(qū)70 可實質(zhì)上不具有錯殘留物，即圖23與圖24中的實施例不具有錯殘留區(qū)100B。如此一來， 圖23與圖24的實施例僅具有錯殘留區(qū)IOOA于半導(dǎo)體層74的罐狀物與圖案化基板62中。 在某些實施例中，錯殘留區(qū)IOOA中的錯含量介于約1原子％至約20原子％之間。在一實 施例中，錯殘留區(qū)IOOA中的錯含量介于約1原子％至約20原子％之間。錯殘留區(qū)IOOA中 的錯含量小于10原子％?？刂棋e殘留區(qū)使其具有較低的錯含量很重要，因為較高的錯含量 會擴散至柵極結(jié)構(gòu)并降低FinFET裝置的效能與可信度。
[0090] 圖25至圖27是圖23與圖24的實施例中，樣品的穿透式電子顯微鏡燈EM)影像。 圖25至圖7是沿著圖1中的剖線B-B的剖視圖。圖25顯示圖案化基板62、娃錯介電區(qū)70、 半導(dǎo)體層74的罐狀物、與隔離區(qū)76。
[0091] 同樣地，圖26與圖27是樣品的TEM影像，分別強調(diào)錯殘留物與娃濃度的位置。圖 26與圖27顯示圖案化基板62、娃錯介電區(qū)70、半導(dǎo)體層74的罐狀物、隔離區(qū)76、與錯殘留 區(qū) 100A。
[0092] 上述實施例可達某些優(yōu)點。舉例來說，本公開是半導(dǎo)體裝置與其形成方法，可提供 簡單且低成本的工藝W達FinFET中的未滲雜通道W改善裝置。此外，上述簡單且低成本的 工藝可形成通道于絕緣物上（有時稱作氧化物上通道）。特別的是，上述實施例包含方向性 的氧化罐狀物步驟，可讓罐狀物的側(cè)壁更垂直于基板的主要表面，W增進裝置的效能與控 審IJ。此外，本公開控制通道下絕緣層中的錯殘余量。由于錯殘余物可擴散至柵極結(jié)構(gòu)并降 低FinFET裝置的可信度，控制錯殘余物可增加FinFET裝置的可信度。此外，罐狀物的外延 部份是外延成長的毯覆層，其比外延成長于溝槽/凹陷中的半導(dǎo)體結(jié)構(gòu)具有較少缺陷與較 局品質(zhì)。
[0093] 本公開一實施例的方法包括形成罐狀物于基板上。罐狀物包括第一結(jié)晶半導(dǎo)體材 料于基板上，W及第二結(jié)晶半導(dǎo)體材料于第一結(jié)晶半導(dǎo)體材料上。此方法也包括使罐狀物 中的至少部份第一結(jié)晶半導(dǎo)體材料與第二結(jié)晶半導(dǎo)體材料轉(zhuǎn)換成介電材料，W及移除至少 部份介電材料。此方法也包括形成柵極結(jié)構(gòu)于罐狀物上，W及形成源極/漏極區(qū)于柵極結(jié) 構(gòu)的相反兩側(cè)上。
[0094] 本公開另一實施例的方法包括外延成長第一結(jié)晶半導(dǎo)體材料于基板上；外延成長 第二結(jié)晶半導(dǎo)體材料于第一結(jié)晶半導(dǎo)體材料上；W及圖案化第一結(jié)晶半導(dǎo)體材料與第二結(jié) 晶半導(dǎo)體材料，W形成罐狀物于基板上。此方法也包含形成多個隔離區(qū)于基板上W圍繞罐 狀物的較下部份，W及氧化罐狀物中的至少部份第一結(jié)晶半導(dǎo)體材料與第二結(jié)晶半導(dǎo)體材 料，W形成氧化物材料。此方法也包含移除至少部份氧化物材料；形成柵極結(jié)構(gòu)于罐狀物與 隔離區(qū)上；W及形成源極/漏極區(qū)于柵極結(jié)構(gòu)的相反兩側(cè)上。
[00巧]本公開又一實施例的結(jié)構(gòu)包括罐狀物位于基板上，且罐狀物包括第一外延部份。 第一外延部份包括第一材料的第一濃縮區(qū)。上述結(jié)構(gòu)也包含多個隔離區(qū)位于基板中及罐狀 物的相反兩側(cè)上，且罐狀物的第一外延部份自隔離區(qū)之間凸起。介電區(qū)直接位于第一外延 部份下，且介電區(qū)的材料不同于隔離區(qū)的材料。第一材料的第一濃縮區(qū)位于第一外延部份 與介電區(qū)之間的界面。柵極結(jié)構(gòu)沿著罐狀物的側(cè)壁且位于罐狀物的上表面上，且柵極結(jié)構(gòu) 定義通道區(qū)于第一外延部份中。
[0096] 上述實施例的特征有利于本領(lǐng)域技術(shù)人員理解本公開。本領(lǐng)域技術(shù)人員應(yīng)理解可 采用本公開作基礎(chǔ)，設(shè)計并變化其他工藝與結(jié)構(gòu)W完成上述實施例的相同目的及/或相同 優(yōu)點。本領(lǐng)域技術(shù)人員也應(yīng)理解，運些等效置換并未脫離本公開的精神與范疇，并可在未脫 離本公開的精神與范疇的前提下進行改變、替換、或更動。
【主權(quán)項】
1. 一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括： 形成一鰭狀物于一基板上，該鰭狀物包括一第一結(jié)晶半導(dǎo)體材料于該基板上，以及一 第二結(jié)晶半導(dǎo)體材料于該第一結(jié)晶半導(dǎo)體材料上； 使該鰭狀物中的至少部份該第一結(jié)晶半導(dǎo)體材料與該第二結(jié)晶半導(dǎo)體材料轉(zhuǎn)換成一 介電材料； 移除至少部份該介電材料； 形成一柵極結(jié)構(gòu)于該鰭狀物上；以及 形成源極/漏極區(qū)于該柵極結(jié)構(gòu)的相反兩側(cè)上。2. 如權(quán)利要求1所述的方法，其中轉(zhuǎn)換成該介電材料的步驟采用一方向性氧化工藝。3. 如權(quán)利要求2所述的方法，其中該第二結(jié)晶半導(dǎo)體材料轉(zhuǎn)換成的該介電材料其厚 度，自該第二結(jié)晶半導(dǎo)體的上表面朝該第二結(jié)晶半導(dǎo)體的下表面增加。4. 如權(quán)利要求1所述的方法，其中該第一結(jié)晶半導(dǎo)體材料為硅，且該第二結(jié)晶半導(dǎo)體 材料為娃鍺，且該介電材料為氧化娃鍺。5. 如權(quán)利要求1所述的方法，其中轉(zhuǎn)換成該介電材料的步驟形成該第一結(jié)晶半導(dǎo)體材 料的濃縮區(qū)，且至少部份該濃縮區(qū)位于該第二結(jié)晶半導(dǎo)體材料中。6. 如權(quán)利要求1所述的方法，其中該介電材料圍繞該第一結(jié)晶半導(dǎo)體材料的至少部份 該濃縮區(qū)。7. 如權(quán)利要求6所述的方法，更包括： 進行一低壓回火工藝以移除該介電材料圍繞的該第一結(jié)晶半導(dǎo)體材料的該濃縮區(qū)。8. 如權(quán)利要求5所述的方法，其中該第一結(jié)晶半導(dǎo)體材料為鍺。9. 一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括： 外延成長一第一結(jié)晶半導(dǎo)體材料于一基板上； 外延成長一第二結(jié)晶半導(dǎo)體材料于該第一結(jié)晶半導(dǎo)體材料上； 圖案化該第一結(jié)晶半導(dǎo)體材料與該第二結(jié)晶半導(dǎo)體材料，以形成一鰭狀物于該基板 上； 氧化該鰭狀物中的至少部份該第一結(jié)晶半導(dǎo)體材料與該第二結(jié)晶半導(dǎo)體材料，以形成 一氧化物材料； 移除至少部份該氧化物材料； 形成多個隔離區(qū)于該基板上，以圍繞該鰭狀物的較下部份； 形成一柵極結(jié)構(gòu)于該鰭狀物與所述多個隔離區(qū)上；以及 形成源極/漏極區(qū)于該柵極結(jié)構(gòu)的相反兩側(cè)上。10. -種半導(dǎo)體結(jié)構(gòu)，包括： 一鰭狀物，位于一基板上，其中該鰭狀物包括一第一外延部份，且該第一外延部份包括 一第一材料的一第一濃縮區(qū)； 多個隔離區(qū)，位于該基板中及該鰭狀物的相反兩側(cè)上，且該鰭狀物的該第一外延部份 自所述多個隔離區(qū)之間凸起； 一介電區(qū)，直接位于該第一外延部份下，且該介電區(qū)的材料不同于所述多個隔離區(qū)的 材料，其中該第一材料的該第一濃縮區(qū)位于該第一外延部份與該介電區(qū)之間的界面；以及 一柵極結(jié)構(gòu)，沿著該鰭狀物的側(cè)壁且位于該鰭狀物的上表面上，且該柵極結(jié)構(gòu)定義一
【文檔編號】H01L29/06GK106098557SQ201510785696
【公開日】2016年11月9日
【申請日】2015年11月16日
【發(fā)明人】王志豪, 蔡慶威, 劉繼文, 江國誠, 廖忠志, 連萬益
【申請人】臺灣積體電路制造股份有限公司