用于三維與非門閃存的存儲(chǔ)器裝置及其操作方法
【專利摘要】本發(fā)明公開了一種用于三維與非門閃存的存儲(chǔ)器裝置及其操作方法，該存儲(chǔ)器裝置包括多個(gè)存儲(chǔ)單元的復(fù)數(shù)串行。多個(gè)導(dǎo)電條帶的多個(gè)疊層包括作為這些串行中的多條第一串行選擇線的多個(gè)第一上條帶、作為這些串行中的多條第二串行選擇線的多個(gè)第二上條帶，以及作為這些串行中的多條字線多個(gè)中間條帶。該存儲(chǔ)器裝置包括一控制電路，耦接于這些第一串行選擇線及這些第二串行選擇線，并通過施加一第一啟動(dòng)電壓至耦接于一特定串行的這些第一串行選擇線的其中之一、及施加一第二啟動(dòng)電壓至耦接于該特定串行的這些第二串行選擇線的其中之一，以選擇該特定串行。
【專利說明】
用于三維與非門閃存的存儲(chǔ)器裝置及其操作方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明有關(guān)于一種高密度存儲(chǔ)器裝置（high density memory device)，特別是 有關(guān)于一種多個(gè)存儲(chǔ)單元的復(fù)數(shù)平面被排列為一三維陣列（a three-dimensional 3D array)的存儲(chǔ)器裝置及其操作方法。本申請(qǐng)案是主張申請(qǐng)日為2015年2月9日的美國編 號(hào)第62/117, 958專利臨時(shí)申請(qǐng)案（provisional patent application)的優(yōu)先權(quán)，其中該 申請(qǐng)案將通過引用并入（incorporated by reference)的方式，將此專利全文收載于本發(fā) 明內(nèi)容之中。
【背景技術(shù)】
[0002] 高密度存儲(chǔ)器裝置（High density memory device)被設(shè)計(jì)為包括快閃存儲(chǔ)單元 (flash memory cell)或其他類型存儲(chǔ)單元的多個(gè)陣列。在某些實(shí)施例中，這些存儲(chǔ)單元包 括可被排列成三維結(jié)構(gòu)的薄膜晶體管（thin film transistor)。
[0003] 一三維存儲(chǔ)器裝置可包括存儲(chǔ)單元的與非門串行（NAND strings)的一陣列。此 存儲(chǔ)器裝置可包括一集成電路基板（integrated circuit substrate)及多個(gè)由絕緣材 料分開的導(dǎo)電條帶（conductive strip)的疊層，這些疊層包括至少用以作為接地選擇線 (ground select line, GSL)的導(dǎo)電條帶的一底部平面、用以作為字線（word line, WL)的 導(dǎo)電條帶的多個(gè)中間平面，以及用以作為串行選擇線（string select line, SSL)的導(dǎo)電條 帶的一頂部平面。有源條帶（Active strip)被設(shè)置（dispose)于這些疊層之上，且垂直 地排列（arranged orthogonally)在這些疊層之上。包括電荷儲(chǔ)存結(jié)構(gòu)（charge storage structure)的存儲(chǔ)單元形成于這些疊層上的有源條帶的側(cè)表面（side surface)與這些字 線的交點(diǎn)（cross-point)。
[0004] -三維存儲(chǔ)器裝置可包括不同的金屬層（metal layer)以配線（routing)字線、 串行選擇線、接地選擇線、連接至有源條帶的位線（bit line)，以及諸如此類。舉例來說，位 于這些導(dǎo)電條帶的疊層上的一第一金屬層（first metal layer)可包括用以配線局部源極 線（local source line)的多條導(dǎo)線（conductor line)，位于這第一金屬層上的一第二金 屬層（second metal layer)可包括用以配線位線的多條導(dǎo)線，以及位于這第二金屬層上的 一第三金屬層（second metal layer)可包括用以配線字線、串行選擇線和接地選擇線的多 條導(dǎo)線。導(dǎo)電條帶的頂部平面中的串行選擇線（SSL)被配線至此三維存儲(chǔ)器裝置中的一列 譯碼器（row decoder)。此列譯碼器譯碼串行選擇線及接地選擇線以執(zhí)行此三維存儲(chǔ)器裝 置中的存儲(chǔ)單元的讀取、寫入及擦除（erase)操作。此第三金屬層包括此三維存儲(chǔ)器裝置 中的各別串行選擇線的各別導(dǎo)線。舉例來說，對(duì)32個(gè)與非門串行中的32條串行選擇線來 說，第三金屬層包括32條導(dǎo)線配線至32條串行選擇線。在一金屬層（例如第三金屬層） 的串行選擇線的配線效率被串行選擇結(jié)構(gòu)（string select structure)影響。
[0005] 因此，有需要于三維集成電路存儲(chǔ)器提供有效率的串行選擇結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明技術(shù)提供有效率的串行結(jié)構(gòu)，其通過減少一金屬層上的串行選擇線配線至 列譯碼器的導(dǎo)線數(shù)量，以改善配線效率。在一個(gè)實(shí)施例中，對(duì)（N乘以K)個(gè)串行選擇線來說， 用以配線串行選擇線至列譯碼器的金屬層上的導(dǎo)線數(shù)量由（NXK)減少至（N+K)，其中N及 K是正整數(shù)。舉例來說，若N = 4及K = 8,在金屬層上的導(dǎo)線數(shù)量由（NXK = 4X8 = 32) 減少至（N+K = 4+8 = 12)。
[0007] 一存儲(chǔ)器裝置（memory device)包括多個(gè)導(dǎo)電條帶（conductive strip)的 多個(gè)串行（string)。多個(gè)導(dǎo)電條帶的多個(gè)疊層（stack)，包括多個(gè)第一上條帶（first upper strip)、多個(gè)第二上條帶（second upper strip)及多個(gè)中間條帶（intermediate strip)，此些第一上條帶是作為此些串行中的多條第一串行選擇線（first string select line)，此些第二上條帶是作為此些串行中的多條第二串行選擇線（second string select line)，此些中間條帶是作為此些串行中的多條字線（word line)。此些第二上條帶可設(shè)置 于這些第一上條帶與此些中間條帶之間。
[0008] 此存儲(chǔ)器裝置包括耦接至此些第一串行選擇線及此些第二串行選擇線的一控制 電路，以及通過施加一第一啟動(dòng)電壓（first turn-on voltage)至親接于一特定串行的此 些第一串行選擇線的其中之一、及施加一第二啟動(dòng)電壓（second turn-on voltage)至親接 于此特定串行的此些第二串行選擇線的其中之一，用以選擇此特定串行。此第二啟動(dòng)電壓 是低于此第一啟動(dòng)電壓。
[0009] 此控制電路通過施加一關(guān)閉電壓至此些第一串行選擇線的一第一串行選擇線及 此些第二串行選擇線的一第二串行選擇線的一或兩者，用以取消選擇（deselect)此些串 行中的一特定串行，此些第一串行選擇線耦接此特定串行，此些第二串行選擇線耦接此特 定串行。
[0010] 此些存儲(chǔ)單元的此些串行包括復(fù)陣列串行。此存儲(chǔ)器裝置包括多個(gè)第一串行選 擇結(jié)構(gòu)（first string select structure)，其中各第一串行選擇結(jié)構(gòu)親接于此復(fù)陣列串 行中的一各別串行組中的第一串行選擇線，以及多個(gè)第二串行選擇結(jié)構(gòu)（second string select structure)，其中各第二串行選擇結(jié)構(gòu)親接于此復(fù)陣列串行中的各組串行中的一 各別第二串行選擇線。此些第一串行選擇結(jié)構(gòu)的一第一串行選擇結(jié)構(gòu)與此些第二串行選擇 結(jié)構(gòu)的一第二串行選擇結(jié)構(gòu)的一結(jié)合（combination)選擇此復(fù)陣列串行中的一串行。各第 二串行選擇結(jié)構(gòu)耦接此復(fù)陣列串行中的各別串行組中的復(fù)數(shù)的串行。
[0011] 此些存儲(chǔ)單元的此些串行包括K組的N個(gè)串行（K sets of N strings)。此存儲(chǔ) 器裝置可包括K個(gè)第一串行選擇結(jié)構(gòu)，其中各K個(gè)第一串行選擇結(jié)構(gòu)耦接此K組的N個(gè)串 行中的一各別組中的N條第一串行選擇線，以及N個(gè)第二串行選擇結(jié)構(gòu)，其中各N個(gè)第二串 行選擇結(jié)構(gòu)耦接此K組的N個(gè)串行中的一各別第二串行選擇線。此K個(gè)第一串行選擇結(jié)構(gòu) 中的一第一串行選擇結(jié)構(gòu)與此N個(gè)第二串行選擇結(jié)構(gòu)中的一第二串行選擇結(jié)構(gòu)的一結(jié)合 (combination)選擇此K組的N個(gè)串行中的一串行。
[0012] 此K個(gè)第一串行選擇結(jié)構(gòu)可包括一第一圖案化導(dǎo)體層（f irst patterned conductor layer)中的K個(gè)第一鏈接元件（first linking element)，此第一圖案化導(dǎo)體 層位于此些導(dǎo)電條帶的疊層之上，其中各K個(gè)第一鏈接元件連接此K組的N個(gè)串行中的一 各別組中的N條第一串行選擇線。此N個(gè)第二串行選擇結(jié)構(gòu)可包括此第一圖案化導(dǎo)體層中 的N個(gè)第二鏈接元件（second linking element)，其中各N個(gè)第二鏈接元件連接此K組的 N個(gè)串行中的各組中的一各別第二串行選擇線。
[0013] 此K個(gè)第一串行選擇結(jié)構(gòu)可包括多個(gè)第一層間連接器（first interlayer connector)，此些第一層間連接器各別連接K條第一圖案化導(dǎo)線（f irst patterned conductor lines)至該K個(gè)第一鏈接元件。此N個(gè)第二串行選擇結(jié)構(gòu)包括多個(gè)第二層間連 接器（second interlayer connector)，此些第二層間連接器各別連接N條第二圖案化導(dǎo) 線（second patterned conductor lines)至此N個(gè)第二鏈接元件。此K條第一圖案化導(dǎo) 線及此N條第二圖案化導(dǎo)線設(shè)置在高于（higher)此第一圖案化導(dǎo)體層的一或多個(gè)圖案化 導(dǎo)體層中，此K條第一圖案化導(dǎo)線及此N條第二圖案化導(dǎo)線連接此K組的N個(gè)串行至一串 行譯碼器（string decoder)。
[0014] 在一實(shí)施例中，這些疊層包括多個(gè)偶數(shù)疊層（even stack)及多個(gè)奇數(shù)疊層（odd stack)。該存儲(chǔ)器裝置包括多個(gè)數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)（data storage structure)，此些數(shù)據(jù)儲(chǔ)存 結(jié)構(gòu)位于對(duì)應(yīng)這些疊層中的多個(gè)導(dǎo)電條帶的多個(gè)偶數(shù)疊層及多個(gè)奇數(shù)疊層的側(cè)壁上，以及 多個(gè)半導(dǎo)體膜設(shè)置于此些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，此些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)在此些對(duì)應(yīng)的偶數(shù)疊層及奇 數(shù)疊層的側(cè)壁上，以及此些半導(dǎo)體膜連接以形成一電流通路（current path)，此電流通路 由此些對(duì)應(yīng)偶數(shù)疊層上的此些半導(dǎo)體膜的上端（upper end)至下端（lower end)，以及由此 些對(duì)應(yīng)奇數(shù)疊層上的此些半導(dǎo)體膜的下端至上端。
[0015] 此些導(dǎo)電條帶的偶數(shù)疊層包括此些第一上條帶及此些第二上條帶，此些第一上條 帶用以作為此些第一串行選擇線，此些第二上條帶用以作為此些第二串行選擇線。此些導(dǎo) 電條帶的奇數(shù)疊層包括多個(gè)上條帶用以作為多個(gè)接地選擇線（ground select line)。至少 此些導(dǎo)電條帶的偶數(shù)疊層及奇數(shù)疊層之一包括多個(gè)底部條帶（bottom strip)，此些底部條 帶用以作為設(shè)置在此些中間條帶下方的多個(gè)輔助柵極（assist gate)。
[0016] 在另一實(shí)施例中，多個(gè)數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)設(shè)置在此些疊層中的多個(gè)導(dǎo)電條帶的疊層的 側(cè)壁上。多個(gè)半導(dǎo)體膜設(shè)置于此些疊層的側(cè)壁上的此些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，形成由此些疊層 上的此些半導(dǎo)體膜的一上端至一下端的一電流通道。
[0017] 本發(fā)明技術(shù)的其他方面以及優(yōu)點(diǎn)可見于以圖式及以下的詳細(xì)敘述與權(quán)利要求范 圍。
【附圖說明】
[0018] 圖1是繪示此處所述的一三維與非門存儲(chǔ)器裝置（3D NAND memory device)的簡(jiǎn) 化透視圖。
[0019] 圖2是更詳細(xì)的繪示圖1所示的導(dǎo)電條帶的疊層。
[0020] 圖3是繪示此處所述的用于一三維與非門存儲(chǔ)器裝置中的第一串行選擇線及第 二串行選擇線的第一鏈接元件及第二鏈接元件的布局視圖。
[0021] 圖4是繪示此處所述的一三維與非門存儲(chǔ)器裝置的簡(jiǎn)化示意圖。
[0022] 圖5是繪示圖4中，沿著Y方向在第一串行選擇線及第二串行選擇線上，用以選擇 及取消選擇存儲(chǔ)單元的串行的偏壓的部分簡(jiǎn)化示意圖。
[0023] 圖6A、圖6B及圖6C是繪示圖4中，沿著X方向在第一串行選擇線及第二串行選擇 線上，用以選擇及取消選擇存儲(chǔ)單元的串行的偏壓的部分簡(jiǎn)化示意圖。
[0024] 圖7是繪示本發(fā)明技術(shù)的另一實(shí)施例的簡(jiǎn)化示意圖。
[0025] 圖8是繪示包括一三維垂直薄通道膜與非門陣列（3D, vertical thin-channel film NAND array)的一集成電路的簡(jiǎn)化芯片方塊圖。
[0026] 【符號(hào)說明】
[0027] 101 :絕緣層
[0028] 105 :氮化硅層
[0029] 111、113、115、117 :奇數(shù)疊層
[0030] 112、114、116、118 :偶數(shù)疊層
[0031] 121~125 :絕緣材料層
[0032] 130 :數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)
[0033] 131:電荷儲(chǔ)存層
[0034] 132:隧穿層
[0035] 133:阻擋層
[0036] 140 :半導(dǎo)體膜
[0037] 145 :電流通路
[0038] 150 :絕緣材料
[0039] 161 :空氣間隙
[0040] 173 ~175:導(dǎo)電部
[0041] 177 ~179:導(dǎo)電部
[0042] 183 ~185:導(dǎo)電部
[0043] 187、188:導(dǎo)電部
[0044] 2040、2044、2048、2049 :源極參考導(dǎo)線
[0045] 2070、2071、2080、2081 :導(dǎo)電部
[0046] 210 :第一串行選擇開關(guān)
[0047] 220 :第二串行選擇開關(guān)
[0048] 230 :存儲(chǔ)單元
[0049] 310 :第一著陸區(qū)
[0050] 311 :層間連接器
[0051] 390 :第二著陸區(qū)
[0052] 391 :層間連接器
[0053] 405:區(qū)塊選擇開關(guān)
[0054] 41U412 :第一層間連接器
[0055] 42U422 :第二層間連接器
[0056] 431、432 :第一圖案化導(dǎo)線
[0057] 441、441b :奇數(shù)疊層
[0058] 442、442b :偶數(shù)疊層
[0059] 443 :奇數(shù)疊層
[0060] 443b :疊層
[0061] 444:偶數(shù)疊層
[0062] 444b :疊層
[0063] 445、445b :奇數(shù)疊層
[0064] 44144? :偶數(shù)疊層
[0065] 447、447b :奇數(shù)疊層
[0066] 448、448b :偶數(shù)疊層
[0067] 45U452 :第二圖案化導(dǎo)線
[0068] 460 :SSL/ASSL/GSL 譯碼器
[0069] 47〇 :狀態(tài)機(jī)
[0070] 480 :頁面緩沖區(qū)
[0071] 612、612b、656、656b、678、678b :與非門串行
[0072] 705:區(qū)塊選擇開關(guān)
[0073] 71U712 :第一層間連接器
[0074] 73U732 :第一圖案化導(dǎo)線
[0075] 742、742b、744、744b、746、746b、748、748b :與非門串行
[0076] 75U752 :第二圖案化導(dǎo)線
[0077] 760:串行譯碼器
[0078] 770 :狀態(tài)機(jī)
[0079] 780 :頁面緩沖區(qū)
[0080] 800:集成電路
[0081] 805 :數(shù)據(jù)總線
[0082] 810:控制電路
[0083] 820:偏壓電路
[0084] 830 :總線
[0085] 840 :SSL/ASSL/GSL 譯碼器
[0086] 845 :SSL/ASSL/GSL 線
[0087] 850 :偶數(shù)/奇數(shù)層級(jí)譯碼器
[0088] 855 :偶數(shù)/奇數(shù)字線
[0089] 860 :存儲(chǔ)器陣列
[0090] 865 :全局位線
[0091] 870:全局位線行譯碼器
[0092] 875 :第一數(shù)據(jù)線
[0093] 880 :感測(cè)放大器及程序緩沖區(qū)電路
[0094] 885 :第二數(shù)據(jù)線
[0095] 890 :多階數(shù)據(jù)緩沖區(qū)
[0096] 891:輸入/輸出電路
[0097] 893 :數(shù)據(jù)通道
[0098] AG :輔助柵極
[0099] WL :字線
[0100] DGO :偽條帶
[0101] SSLO~SSL3 :第一串行選擇線
[0102] ASSLO~ASSL3 :第二串行選擇線
[0103] GSL、GSLO ~GSL4 :接地選擇線
[0104] BLO ~BL2:位線
[0105] SSLN、SSLN+1 :第一鏈接元件
[0106] ASSLN、ASSLN+1 :第二鏈接元件
[0107] G0、G1、G7、G8、G14、G15 :柵極
[0108] CSL :共同源極線
[0109] VSSLl :第一啟動(dòng)電壓
[0110] VASSLl :第二啟動(dòng)電壓
[0111] VSSL2、VASSL2 :關(guān)閉電壓
[0112] Vpgm:編程電壓
【具體實(shí)施方式】
[0113] 本發(fā)明的實(shí)施例的詳細(xì)內(nèi)容，將參照所附圖式詳述如下。然應(yīng)注意的是，以下的說 明內(nèi)容并非將本發(fā)明的技術(shù)手段限定于某特定的結(jié)構(gòu)或方法實(shí)施例。相反的，本發(fā)明的技 術(shù)手段可以結(jié)合其他的特征、元件、方法或?qū)嵤├齺砑右詫?shí)施。較佳實(shí)施例的提出，僅是為 了明白說明本發(fā)明的技術(shù)手段，并非用已限定本發(fā)明的范圍，本發(fā)明的保護(hù)范圍當(dāng)視隨附 的權(quán)利要求范圍所界定者為準(zhǔn)。任何該領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和 范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾。不同實(shí)施例中相同的元件，將以相同的元件符號(hào)加以表 不。
[0114] 圖1是繪示此處所述的一三維與非門存儲(chǔ)器裝置的簡(jiǎn)化透視圖。此存儲(chǔ)器裝置包 括多個(gè)導(dǎo)電條帶的串行。多個(gè)導(dǎo)電條帶的疊層包括第一上條帶（first upper strip)、第二 上條帶（second upper strip)及中間條帶（intermediate strip)，第一上條帶用以作為多 個(gè)串行中的第一串行選擇線（first string select line)，第二上條帶用以作為多個(gè)串行 中的第二串行選擇線（second string select line)，中間條帶用以作為多個(gè)串行中的字 線（word line)〇
[0115] 多個(gè)導(dǎo)電條帶的疊層包括偶數(shù)疊層（例如112、114、116及118)及奇數(shù)疊層（例 如：111、113、115及117)。導(dǎo)電條帶的偶數(shù)疊層112、114、116及118包括作為用以作為第 一串行選擇線（例如SSLO、SSL1、SSL2及SSL3)的第一上條帶、用以作為第二串行選擇線 (例如ASSL0、ASSL1、ASSL2及ASSL3)的第二上條帶，以及用以作為字線（例如WL)的中間 條帶，其中第二上條帶設(shè)置于第一上條帶及中間條帶之間。第一串行選擇線以及第二串行 選擇線將詳述于圖3及圖4。
[0116] 這些存儲(chǔ)器裝置中的導(dǎo)電條帶的疊層（例如：111、113、115及117)可包括作為 接地選擇線（例如：GSL0、GSL1、GSL2及GSL3)的上條帶。一奇數(shù)疊層（例如111)亦可 包括此奇數(shù)疊層中位于上條帶（例如GSL0)及那些中間條帶（例如WLs)之間的一偽條 帶（du_y strip)(例如DG0)，此偽條帶不用以形成作為數(shù)據(jù)儲(chǔ)存的存儲(chǔ)單元，但用以避 免此奇數(shù)疊層中的接地選擇線（例如GSL0)的柵極感應(yīng)漏極泄漏（gate induced drain leakage，GIDL)。至少這些導(dǎo)電條帶的偶數(shù)疊層及奇數(shù)疊層之一可包括設(shè)置于中間條帶下 作為輔助柵極（assist gates, AG)的底部條帶。
[0117] 這些導(dǎo)電條帶的疊層可被設(shè)置在一絕緣層101或半導(dǎo)體基板（semiconductor substrate)上的其他介電層上，此絕緣層可包括氧化娃（silicon oxide)。疊層111至118 包括絕緣材料層121、122、123、124及125,將疊層內(nèi)的導(dǎo)電條帶彼此分隔。在此所述的實(shí) 施例中，導(dǎo)電材料可為P型重?fù)诫s多晶硅（P+P〇lysilic〇n)或選自與數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)兼容的 其他材料。在本實(shí)施例中，可用以提供拉伸應(yīng)力（tensile stress)的氮化娃層105是沉積 (deposit)于頂層上。此氮化娃層可改善疊層的一致性及減少彎曲。這些絕緣材料層可包 括以本領(lǐng)域所知的不同方式沉積的二氧化硅。再者，這些絕緣材料層可包括其他絕緣材料， 以及絕緣材料的混合物。在本實(shí)施例中，除了氮化硅層105之外的所有絕緣層，是由同樣材 料組成。在其他實(shí)施例中，不同材料可使用于不同層，以適合特定的設(shè)計(jì)目標(biāo)。
[0118] 數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)130設(shè)置在導(dǎo)電條帶的對(duì)應(yīng)的偶數(shù)及奇數(shù)疊層的側(cè)壁上。半導(dǎo)體膜 140設(shè)置在對(duì)應(yīng)偶數(shù)疊層及奇數(shù)疊層的側(cè)壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)130上。一絕緣材料150,例 如二氧化硅，填充在疊層之間且位于半導(dǎo)體膜140的內(nèi)側(cè)表面上。數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)130、半導(dǎo) 體膜140及絕緣材料150將詳述于圖2。
[0119] 半導(dǎo)體膜140包括各別地上覆（overlie)在奇數(shù)疊層111、113、115及117的導(dǎo) 電部&〇竹丨〇11)2070、2071、2080及2081。導(dǎo)電部173、174及175上覆在偶數(shù)疊層112，導(dǎo) 電部177、178及179上覆在偶數(shù)疊層114,導(dǎo)電部183、184及185上覆在偶數(shù)疊層116,導(dǎo) 電部187及188上覆偶數(shù)疊層118。導(dǎo)電部2070、2071、2080及2081 -同連接設(shè)置在數(shù) 據(jù)儲(chǔ)存結(jié)構(gòu)上有外側(cè)表面的半導(dǎo)體膜及提供層間聯(lián)接器（interlayer connector)的著陸 區(qū)（landing area)以連接至一共享源極線（common source line)，數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)在奇數(shù) 疊層111、113、115及117的側(cè)壁上，奇數(shù)疊層在與非門串行的共同源極側(cè)（common source side)上。導(dǎo)電部 173、174、175、177、178、179、183、184、185、187 及 188 是分開的以及提供 獨(dú)立連接至位線的層間連接器的著陸區(qū)。
[0120] 一個(gè)或復(fù)數(shù)圖案化導(dǎo)體層（patterned conductor layer)上覆在這些疊層。一 第一層間連接器連接一第一導(dǎo)體（例如位線BL0、BL1、BL2)至一第一半導(dǎo)體膜的頂部表面 (top surface)，第一半導(dǎo)體膜在多個(gè)疊層中的一偶數(shù)疊層（例如：112、114、116及118)偵Ij 壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上。一第二層間連接器連接一第二導(dǎo)體（例如源極參考導(dǎo)線（source reference conductor line) 2040、2044、2048 及 2049)至一第二半導(dǎo)體膜的頂部表面（top surface)，第二半導(dǎo)體膜在多個(gè)疊層中的一對(duì)應(yīng)奇數(shù)疊層（例如：111、113、115及117)側(cè) 壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上。
[0121] 圖2是更詳細(xì)的繪示圖1所示的導(dǎo)電條帶的疊層。有關(guān)圖1的說明一般適用于圖 2。圖2中相同的元件，將以圖1中相同的元件符號(hào)加以表示。
[0122] 數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)130包括一隧穿層（tunneling layer) 132、一電荷儲(chǔ)存層（charge storage layer) 131及一阻擋層（blocking layer) 133。舉例來說，數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)130可包 括閃存技術(shù)領(lǐng)域所知的氧化物-氮化物-氧化物（oxide-nitride-oxide, 0N0)、氧化物-氮 化物-氧化物-氮化物-氧化物（oxide-nitride-oxide-nitride-oxide, 0Ν0Ν0)、娃-氧化 物-氮化物 _ 氧化物 _ 娃（silicon-oxide-nitride-oxide-silicon, S0N0S)、能帶隙工程 娃-氧化物-氮化物-氧化物-娃（bandgap engineered silicon-oxide-nitride-oxide-silicon, BE-S0N0S)、氮化組-氧化錯(cuò)-氮化娃-氧化娃-娃（tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon, TAN0S)、金屬高介電系數(shù)能帶隙工程 娃-氧化物-氮化物-氧化物-娃（metal-high-k bandgap-engineered silicon-oxide-nitride-〇xide_silicon，MA BE-SONOS)〇
[0123] 半導(dǎo)體膜140有外側(cè)表面及內(nèi)側(cè)表面。外側(cè)表面設(shè)置在對(duì)應(yīng)的偶數(shù)疊層及奇數(shù)疊 層的側(cè)壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，對(duì)應(yīng)的偶數(shù)疊層及奇數(shù)疊層在形成一存儲(chǔ)單元（例如230) 的三維陣列的多個(gè)疊層中。半導(dǎo)體膜140連接形成一電流通路145,由對(duì)應(yīng)的偶數(shù)疊層上的 半導(dǎo)體膜的一上端至一下端，以及從對(duì)應(yīng)的奇數(shù)疊層上的半導(dǎo)體膜的一下端至一上端。絕 緣材料150可至少留下一空氣間隙（air gap) 161在鄰近導(dǎo)電條帶的中間條帶（例如WL) 的區(qū)域。
[0124] 多個(gè)疊層中的偶數(shù)疊層（例如114)包括耦接于第一串行選擇線（例如SSLl)的第 一串行選擇開關(guān)（first string select switch)(例如210)及親接于第二串行選擇線（例 如ASSL1)的第二串行選擇開關(guān)（second string select switch)(例如220)。第一及第二 串行選擇開關(guān)包括多個(gè)疊層中的偶數(shù)疊層（例如114)側(cè)壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)130。數(shù)據(jù)儲(chǔ) 存結(jié)構(gòu)130包括電荷捉捕氮化物材料，例如上述的0N0。包括電荷捕捉氮化物材料的第一及 第二串行選擇開關(guān)的初始閾值電壓分布（initial threshold voltage distribution)可 比較寬，且因此影響讀取及編程操作。舉例來說，第一及第二串行選擇開關(guān)的較寬閾值電壓 分布可增加第一及第二串行選擇開關(guān)上的最小所需電壓（minimal required voltage)。為 較好地控制讀取及編程操作，初始閾值電壓分布可經(jīng)由調(diào)整（trim)第一及第二串行選擇 開關(guān)控制，以窄化（tighten)它們的閾值電壓分布。此調(diào)整操作可與典型的遞增步進(jìn)脈沖 編程（incremental step pulsed programming, ISPP)，但以較低偏壓（例如大約 16V)執(zhí) 行。調(diào)整操作可致使（result in)第一及第二串行選擇開關(guān)的較窄閾值電壓分布，且因此 減低第一及第二串行選擇開關(guān)上的最小所需電壓。
[0125] 圖3是繪示此處所述的用于一三維與非門存儲(chǔ)器中的第一串行選擇線及第二 串行選擇線的第一鏈接元件及第二鏈接元件的布局視圖。第一鏈接元件（例如SSLN及 SSLN+1)及第二鏈接元件（例如ASSLN及ASSLN+1)可設(shè)置于多個(gè)疊層上的一第一圖案化導(dǎo) 體層中（例如金屬層1)，舉例來說，在作為源極參考導(dǎo)線2040及2044的相同金屬層層級(jí) (圖1)，及低于作為字線（例如圖I BLO、BLl及BL2) -金屬層層級(jí)（例如金屬層2)。
[0126] 在多個(gè)導(dǎo)電條帶的疊層中的一上層的圖案，是繪示多個(gè)導(dǎo)電條帶的疊層中的導(dǎo) 電條帶的疊層的一區(qū)塊。導(dǎo)電條帶由與區(qū)塊中的其他導(dǎo)電條帶共享的一著陸區(qū)（landing area)延伸（extend)。多個(gè)疊層中的中間及下層有相同的布局，以及可在相同的圖案化步 驟中形成。每一區(qū)塊包括由一第一著陸區(qū)（例如310)延伸的條帶，條帶用以作為第一串行 選擇線（SSL)及第二串行選擇線（ASSL)，及在導(dǎo)電條帶的偶數(shù)疊層中的下方偶數(shù)字線，以 及由第二著陸區(qū)（例如390)延伸的條帶，條帶用以做為接地選擇線（GSL)及在導(dǎo)電條帶的 奇數(shù)疊層中的下方奇數(shù)字線。
[0127] 在一實(shí)施例中，第一著陸區(qū)（例如310)可包括用于第一串行選擇線（SSL)、第二 串行選擇線（ASSL)及下方偶數(shù)字線的一單一MiLC(minimal incremental layer cost process)模塊。在另一實(shí)施例中，第一著陸區(qū)（例如310)可包括用于第一串行選擇線及第 二串行選擇線的一第一 MiLC模塊以及用于下方偶數(shù)字線的一第二MiLC模塊。
[0128] 多個(gè)導(dǎo)電條帶的疊層可包括K組的N個(gè)偶數(shù)疊層，其中一電流通道可形成，由各N 個(gè)偶數(shù)疊層上的半導(dǎo)體膜的一上端至一下端，以及由對(duì)應(yīng)的奇數(shù)疊層上的半導(dǎo)體膜的一下 端至一上端。存儲(chǔ)器裝置可包括多個(gè)疊層上的一第一圖案化導(dǎo)體層（例如金屬層1)中的 K個(gè)第一鏈接元件（例如SSLN及SSLN+1)中，其中各K個(gè)第一鏈接元件鏈接K組中的一組 中的N個(gè)偶數(shù)疊層中的第一串行選擇線。存儲(chǔ)器裝置可包括在第一圖案化導(dǎo)體層（例如金 屬層1)中的N個(gè)第二鏈接元件（例如ASSLN及ASSLN+1)，其中各N個(gè)第二鏈接元件連接K 條第二串行選擇線，K條第二串行選擇線包括在每K組中的N個(gè)偶數(shù)疊層的一中的第二串 行選擇線。
[0129] 因此，對(duì)（KXN)個(gè)偶數(shù)疊層來說，SSL/ASSL譯碼（decoding)所需的第一鏈接元 件及第二鏈接元件的數(shù)量是（K+N)。再者，如圖4所示，經(jīng)由第一層間連接器及第二層間連 接器連接第一鏈接元件及第二鏈接元件的圖案化導(dǎo)線的數(shù)量亦是（K+N)，其中圖案化導(dǎo)線 設(shè)置于高于第一圖案化導(dǎo)體層（例如金屬層1)的一或多個(gè)圖案化導(dǎo)體層中（例如金屬層 3)。相對(duì)的，若（KXN)個(gè)偶數(shù)疊層中的每一串行選擇線需要一圖案化導(dǎo)線，（KXN)個(gè)偶數(shù) 疊層所需的圖案化導(dǎo)線的數(shù)量是（KXN)。因此，本發(fā)明公開圖案化導(dǎo)體層（例如金屬層3) 的間距（pitch)。
[0130] 舉例來說，多個(gè)導(dǎo)電條帶的疊層可包括有32條第一串行選擇線的32個(gè)偶數(shù)疊層， 被排列成8組，每一組中有4個(gè)偶數(shù)疊層（K = 8, N = 4)。因此，存儲(chǔ)器裝置包括8個(gè)第一 鏈接元件，其中8個(gè)第一鏈接元件的各一連接8組的4個(gè)偶數(shù)疊層中的一各別組中的4條 第一串行選擇線。存儲(chǔ)器裝置亦包括4個(gè)第二鏈接元件，其中4個(gè)第二鏈接元件的各一連 接8組的4個(gè)偶數(shù)疊層中的每一組中之一各別第二串行選擇線。
[0131] 如圖1至圖3的實(shí)施例所示，其中K = 2及N = 2,有4條第一串行選擇線（例 如：331^、331^1、331^及331^3)的4個(gè)偶數(shù)疊層（例如112、114、116及118)，排列為2組， 每組2個(gè)偶數(shù)疊層。第一組有第一串行選擇線SSLO和SSLl以及第二串行選擇線ASSLO 和ASSLl (圖1)。第二組有第一串行選擇線SSL2和SSL3以及第二串行選擇線ASSL2和 ASSL3 (圖1)。因此，存儲(chǔ)器裝置包括2個(gè)第一鏈接元件（例如SSLN、SSLN+1)，其中第一鏈 接元件SSLN連接偶數(shù)疊層112及114中的第一串行選擇線SSLO及SSLl，以及第一鏈接元 件SSLN+1連接偶數(shù)疊層116及118中的第一串行選擇線SSL2及SSL3。存儲(chǔ)器裝置亦包括 2個(gè)第二鏈接元件（例如ASSLN、ASSLN+1)，其中第二鏈接元件ASSLN連接第二串行選擇線 ASSLO及ASSL2,以及第二鏈接元件ASSLN+1連接第二串行選擇線ASSLl及ASSL3。
[0132] 舉例來說，此圖示意地繪示層間連接器，其經(jīng)由（go through)疊層的上層以階梯 方式（stairstep fashion)個(gè)別連接至每一下方層。第二著陸區(qū)（例如390)可包括8個(gè) 層間連接器（例如391)，1個(gè)用于頂層，6個(gè)用于包括奇數(shù)疊層中的奇數(shù)字線的中間層，以及 一個(gè)用于包括輔助柵極或其他字線的底層（bottom layer)。
[0133] 第一著陸區(qū)（例如310)可包括用于第一串行選擇線（例如SSLN及SSLN+1)的各 第一鏈接元件的層間連接器、用于第二串行選擇線（例如ASSLN及ASSLN+1)的各第二鏈接 元件的層間連接器，以及連接下方層的6個(gè)層間連接器（例如311)，舉例來說，包括6個(gè)用 于包括偶數(shù)疊層中的偶數(shù)字線的中間層，以及1個(gè)用于包括輔助柵極或其他字線的底層。
[0134] 由第二著陸區(qū)（例如390)延伸的導(dǎo)電條帶與由SSL/ASSL區(qū)域（例如310)延伸的 導(dǎo)電條帶以一交叉指形方式（interdigitated fashion)布局（laid out)。如繪示，疊層的 上層包括 5 條 GSL 線 GSL0-GSL4 及 4 條 SSL 線 SSL0-SSL3。此外，4 條 ASSL 線 ASSL0-ASSL3 (圖 1及圖2)設(shè)置于4條對(duì)應(yīng)的SSL線SSL0-SSL3下方。在此布局中，所有GSL線GSL0-GSL4 共同連接在一 GSL疊層的頂層上的一著陸區(qū)，例如第二著陸區(qū)390上的疊層。
[0135] 圖4是繪示此處所述的一三維與非門存儲(chǔ)器裝置的簡(jiǎn)化示意圖。在此實(shí)施例中， 繪示8個(gè)存儲(chǔ)單元與非門串行，其中各與非門串行包括一存儲(chǔ)單元偶數(shù)疊層及一存儲(chǔ)單元 奇數(shù)疊層，連接以形成一電流通道（例如圖2 145)，此電流通道由偶數(shù)疊層上的半導(dǎo)體膜 的上端至下端，以及由奇數(shù)疊層上的半導(dǎo)體膜的下端至上端。與非門串行連接至在偶數(shù)疊 層的上端的位線（例如BLO, BL1)，以及連接至在奇數(shù)疊層的上端的一共同源極線（common source line)(例如 CSL) 〇
[0136] 如圖4的實(shí)施例所示，一第一與非門串行包括一偶數(shù)疊層442及一奇數(shù)疊層441。 偶數(shù)疊層442包括用以作為一第一串行選擇線SSLO的一第一上條帶、用以作為第二串行選 擇線ASSLO的一第二上條帶、用以作為字線（例如柵極G15、G14.....G8處的字線）的中 間條帶，以及一底部條帶（bottom strip)(例如柵極AG處的底部條帶），其中第二上條帶 設(shè)置于第一上條帶及中間條帶之間。奇數(shù)疊層441包括用以作為字線（例如柵極G7..... GUGO處的字線）的中間條帶、用以作為一接地選擇線GSL的一上條帶、一底部條帶（例如 柵極AG處的底部條帶），其中中間條帶設(shè)置于接地選擇線GSL及底部條帶AG之間。
[0137] 同樣地，一第二與非門串行包括一偶數(shù)疊層444,其包括用以作為一第一串行選擇 線SSLl的一第一上條帶，以及用以作為一第二串行選擇線ASSLl的一第二上條帶。一第 三與非門串行包括一偶數(shù)疊層446,其包括用以作為一第一串行選擇線SSL2的一第一上條 帶，以及用以作為一第二串行選擇線ASSL2的一第二上條帶。一第四與非門串行包括一偶 數(shù)疊層448,其包括用以作為一第一串行選擇線SSL3的一第一上條帶，以及用以作為一第 二串行選擇線ASSL3的一第二上條帶。
[0138] 多個(gè)存儲(chǔ)單元的與非門串行可包括K組的N個(gè)串行。存儲(chǔ)器裝置可包括K個(gè)第一 串行選擇結(jié)構(gòu)，其中各K個(gè)第一串行選擇結(jié)構(gòu)耦接K組的N個(gè)串行中的一各別組中的N條 第一串行選擇線，以及N個(gè)第二串行選擇結(jié)構(gòu)，其中各N個(gè)第二串行選擇結(jié)構(gòu)耦接K組的N 個(gè)串行中的一各別第二串行選擇線。K個(gè)第一串行選擇結(jié)構(gòu)中的一第一串行選擇結(jié)構(gòu)與N 個(gè)第二串行選擇結(jié)構(gòu)中的一第二串行選擇結(jié)構(gòu)的一結(jié)合（combination)選擇K組的N個(gè)串 行中的一串行。
[0139] 如圖4的實(shí)施例所示，其中K = 2及N = 2,各別有4條第一串行選擇線SSLO、SSLl、 SSL2及SSL3的第一、第二、第三及第四與非門串行排列為2組，每組2個(gè)與非門串行。第一 組各別地包括第一及第二與非門串行、第一串行選擇線SSLO及SSL1，以及第二串行選擇線 ASSLO及ASSLl。第二組各別地包括第三及第四與非門串行、第一串行選擇線SSL2及SSL3， 以及第二串行選擇線ASSL2及ASSL3。
[0140] 一第一串行選擇結(jié)構(gòu)耦接第一組中的2條第一串行選擇線（例如SSLO及SSLl)， 其中此第一串行選擇結(jié)構(gòu)包括一第一鏈接元件SSLN及一第一層間連接器411。另一第一串 行選擇結(jié)構(gòu)耦接第二組中的2條第一串行選擇線（例如SSL2及SSL3)，其中此另一第一串 行選擇結(jié)構(gòu)包括一第一鏈接元件SSLN+1及一第一層間連接器412。
[0141] 一第二串行選擇結(jié)構(gòu)耦接第一組中的一各別第二串行選擇線（例如ASSL0)，以及 第二組中的一各別第二串行選擇線（例如ASSL2)。另一第二串行選擇結(jié)構(gòu)耦接第一組中 的一各別第二串行選擇線（例如ASSL1)，以及第二組中的一各別第二串行選擇線（例如 ASSL3)〇
[0142] 第一串行選擇結(jié)構(gòu)及第二串行選擇結(jié)構(gòu)的一組合可選擇有第一串行選擇線SSLO 及第二串行選擇線ASSLO的與非門串行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線SSLO及 SSLl，第二串行選擇結(jié)構(gòu)耦接第二串行選擇線ASSLO及ASSL2。第一串行選擇結(jié)構(gòu)及第二串 行選擇結(jié)構(gòu)的一組合可選擇有第一串行選擇線SSLl及第二串行選擇線ASSLl的與非門串 行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線SSLO及SSL1，第二串行選擇結(jié)構(gòu)耦接第二串行 選擇線ASSLl及ASSL3。
[0143] 同樣地，第一串行選擇結(jié)構(gòu)及第二串行選擇結(jié)構(gòu)的一組合可選擇有第一串行選擇 線SSL2及第二串行選擇線ASSL2的與非門串行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線 SSL2及SSL3,第二串行選擇結(jié)構(gòu)耦接第二串行選擇線ASSLO及ASSL2。第一串行選擇結(jié)構(gòu) 及第二串行選擇結(jié)構(gòu)的一組合可選擇有第一串行選擇線SSL3及第二串行選擇線ASSL3的 與非門串行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線SSL2及SSL3,第二串行選擇結(jié)構(gòu)耦接 第二串行選擇線ASSLl及ASSL3。
[0144] 如圖4的實(shí)施例所示，各第二串行選擇結(jié)構(gòu)耦接于復(fù)陣列串行中的各別組中的復(fù) 數(shù)串行。舉例來說，包括一第二連接元件ASSLN+1的一第二串行選擇結(jié)構(gòu)偶接于一組串行 中的復(fù)數(shù)串行，其包括具有疊層443及444的一串行以及具有疊層443b及444b的另一串 行，其中兩串行耦接相同的第一串行選擇線SSLl及第二串行選擇線ASSL1。包括第二連接 元件ASSLN+1的此第二串行選擇結(jié)構(gòu)亦親接一組串行中的復(fù)數(shù)串行，其包括具有疊層447 及448的一串彳丁以及具有置層447b及448b的另一串彳丁，其中兩串彳丁親接相同的第一串行 選擇線SSL3及第二串行選擇線ASSL3。
[0145] K個(gè)第一串行選擇結(jié)構(gòu)可包括在多個(gè)導(dǎo)電條帶的疊層上的一第一圖案化導(dǎo)體層中 的K個(gè)第一鏈接元件，其中各K個(gè)鏈接元件連接K組的N個(gè)串行中的一各別組中的N條第 一串行選擇線。N個(gè)第二串行選擇結(jié)構(gòu)可包括在第一導(dǎo)體層中的N個(gè)第二鏈接元件，其中各 N個(gè)第二鏈接元件連接K組的N個(gè)串行中的各組中的一各別第二串行選擇線。
[0146] 如圖4的實(shí)施例所示，第一鏈接元件SSLN連接第一組與非門串行中的第一串行選 擇線SSLO及SSL1，以及第一鏈接元件SSLN+1連接第二組與非門串行中的第一串行選擇線 SSL2及SSL3。第二鏈接元件ASSLN連接第一組中的各別第二串行選擇線ASSLO以及第二 組中的各別第二串行選擇線ASSL2。第二鏈接元件ASSLN+1連接第一組中的各別第二串行 選擇線ASSLl及第二組中的各別第二串行選擇線ASSL3。第一鏈接元件以及第二鏈接元件 可設(shè)置于復(fù)數(shù)導(dǎo)電條帶的疊層上的一第一圖案化導(dǎo)體層中（例如金屬層1)。
[0147] K個(gè)第一串行選擇結(jié)構(gòu)可包括各別地連接K條第一圖案化導(dǎo)線至K個(gè)第一鏈接元 件的第一層間連接器。N個(gè)第二串行選擇結(jié)構(gòu)可包括各別地連接N條第二圖案化導(dǎo)線至N個(gè) 第二鏈接元件的第二層間連接器。K條第一圖案化導(dǎo)線及N條第二圖案化導(dǎo)線可設(shè)置于高 于第一圖案化導(dǎo)體層的一或復(fù)數(shù)圖案化導(dǎo)體層中（例如金屬層3)，連接K組的N個(gè)串行至 一串行譯碼器（例如圖4 460)，以譯碼第一串行選擇線（SSL)及第二串行選擇線（ASSL)。 串行譯碼器（例如460)亦可連接接地選擇線（GSL)。
[0148] 如圖4的實(shí)施例所示，第一層間連接器411及412各別地連接第一圖案化導(dǎo)線431 及432至第一鏈接元件SSLN及SSLN+1。第二層間連接器421及422各別地連接第二圖案 化導(dǎo)線451及452至第二鏈接元件ASSLN及ASSLN+1。
[0149] 區(qū)塊選擇晶體管（Block select transistor)排列在與非門串行中的奇數(shù)疊層的 上端。舉例來說，區(qū)塊選擇開關(guān)（block select switch)405排列在第一與非門串行中的奇 數(shù)疊層441的上端。一接地選擇線GSL連接至區(qū)塊選擇開關(guān)的柵極。字線WLs以電子通訊 (electrical communication)連接一字線譯碼器（word line decoder)(例如圖 8 偶數(shù) / 奇數(shù)層級(jí)譯碼器850)以接收此處所述的操作期間的偏壓。
[0150] 區(qū)塊選擇晶體管用以選擇性地耦接區(qū)塊中的奇數(shù)疊層的上端至一共同源極線 CSL。共同源極線CSL接收來自此處所述的操作期間的偏壓電路（例如圖8 820)的偏壓。 在此處所述的某些操作中，CSL被施加偏壓一基準(zhǔn)電壓（reference voltage)，基準(zhǔn)電壓的 絕對(duì)值是高于耦接于一與非門串行的另一端的一位線的基準(zhǔn)電壓，而不是在較傳統(tǒng)的源極 角色。
[0151] 位線BLO及BLl耦接于陣列中的額外的區(qū)塊（未繪示），以及延伸至頁面緩沖區(qū) (page buffer) 480。一狀態(tài)機(jī)（state machine) 470被繪示，其用以控制存儲(chǔ)器陣列及支持 電路（supporting circuitry)以執(zhí)行編程（program)、區(qū)塊擦除（block erase)、次區(qū)塊擦 除（sub-block erase)及讀?。╮ead)操作。
[0152] 圖5是繪示圖4中，沿著Y方向在第一串行選擇線及第二串行選擇線上，用以選擇 及取消選擇存儲(chǔ)單元的串行的偏壓的部分簡(jiǎn)化示意圖。圖5中相同的元件，將以圖4中相 同的元件符號(hào)加以表示。在此實(shí)施例中，繪示四個(gè)與非門串行，其中各與非門串行包括一存 儲(chǔ)單元偶數(shù)疊層及一存儲(chǔ)單元奇數(shù)疊層，連接形成一電流通道（例如圖2145)，由偶數(shù)疊層 上的半導(dǎo)體膜的一上端至一下端，以及由奇數(shù)疊層上的半導(dǎo)體膜的一下端至一上端。與非 門串行連接至在偶數(shù)疊層的上端的一位線（例如BL1)，以及連接至在奇數(shù)疊層的上端的一 共同源極線（例如CSL)。
[0153] 如圖5的實(shí)施例所示，一第一與非門串行包括一奇數(shù)疊層441，以及一偶數(shù)疊層 442,其包括用以作為一第一串行選擇線SSLO的一第一上條帶，以及用以作為第二串行選 擇線ASSLO的一第二上條帶。同樣地，一第二與非門串行包括一奇數(shù)疊層443,及一偶數(shù)疊 層444,其包括用以作為一第一串行選擇線SSLl的一第一上條帶，以及用以作為一第二串 行選擇線ASSLl的一第二上條帶。一第三與非門串行包括一奇數(shù)疊層445,及一偶數(shù)疊層 446,其包括用以作為一第一串行選擇線SSL2的一第一上條帶，以及用以作為一第二串行 選擇線ASSL2的一第二上條帶。一第四與非門串行包括一奇數(shù)疊層447，及一偶數(shù)疊層448， 其包括用以作為一第一串行選擇線SSL3的一第一上條帶，以及用以作為一第二串行選擇 線ASSL3的一第二上條帶。
[0154] 各偶數(shù)疊層（例如442、444、446、448)包括用以作為字線（例如柵極G15.....G8 處的字線）的中間條帶，以及一底部條帶（例如柵極AG處的底部條帶），其中第二上條帶 設(shè)置在上條帶及中間條帶之間。各奇數(shù)疊層（例如441、443、445、447)包括用以作為字線 (例如柵極G7.....GO處的字線）的中間條帶、用以作為接地選擇線GSL的一上條帶，及一 底部條帶（例如柵極AG處的底部條帶），其中中間條帶設(shè)置于接地選擇線GSL及底部條帶 AG之間。
[0155] 如圖5的實(shí)施例所示，其中K = 2及N = 2,各別地有4條第一串行選擇線SSL0、 SSLl、SSL2及SSL3的第一、第二、第三及第四與非門串行排列為2組，每組2個(gè)與非門串行。 第一組包括各別地包括偶數(shù)疊層442及444、第一串行選擇線SSLO及SSL1，以及第二串行 選擇線ASSLO及ASSLl的第一及第二與非門串行。第二組包括各別地包括偶數(shù)疊層446及 448、第一串行選擇線SSL2及SSL3，以及第二串行選擇線ASSL2及ASSL3的第三及第四與非 門串行。
[0156] 為選擇復(fù)數(shù)存儲(chǔ)單元的串行中的一特定串行，一第一啟動(dòng)電壓（first turn-on voltage)可被施加至親接此特定串行的第一串行選擇線中的一第一串行選擇線，以及一第 二啟動(dòng)電壓可被施加至耦接此特定串行的復(fù)數(shù)第二串行選擇線中的一第二串行選擇線。第 二啟動(dòng)電壓可低于第一啟動(dòng)電壓。
[0157] 如圖5的實(shí)施例所示，為選擇包括一偶數(shù)疊層442及一奇數(shù)疊層441的第一與非 門串行，一第一啟動(dòng)電壓（例如VSSL = 3. 3V)可被施加至耦接第一與非門串行的第一串行 選擇線（例如SSL0)，以及一第二啟動(dòng)電壓（例如VASSL = 3. 3V)可被施加至耦接第一與非 門串行的第二串行選擇線（例如ASSL0)。為編程選擇的第一與非門串行上的一存儲(chǔ)單元 (例如柵極G7處的存儲(chǔ)單元），一編程電壓Vpgm可被施加至存儲(chǔ)單元G7。
[0158] 為取消選擇復(fù)數(shù)存儲(chǔ)單元的串行中的一特定串行，一關(guān)閉電壓可被施加至耦接此 特定串行的第一串行選擇線中一第一串行選擇線以及耦接此特定串行的第二串行選擇線 中的一第二串行選擇線的一或兩者。
[0159] 如圖5的實(shí)施例所示，為取消選擇包括一偶數(shù)疊層444及一奇數(shù)疊層443的第二 與非門串行，一關(guān)閉電壓（例如VASSL2 = -IV)可被施加于耦接第二與非門串行的第二串 行選擇線（例如ASSL1)。為取消選擇包括一偶數(shù)疊層446及一奇數(shù)疊層445的第三與非門 串行，一關(guān)閉電壓（例如VSSL2 =-IV)可被施加于耦接第三與非門串行的第二串行選擇線 (例如ASSL2)。為取消選擇包括一偶數(shù)疊層448及一奇數(shù)疊層447的第四與非門串行，一 關(guān)閉電壓（例如VSSL2 =-IV)可被施加至耦接第四與非門串行的第一串行選擇線（例如 SSL3)，以及一關(guān)閉電壓（例如VASSL2 = -IV)可被施加于耦接此第四與非門串行的第二串 行選擇線（例如ASSL3)。
[0160] 在第一串行選擇線SSL及第二串行選擇線ASSL上的代表的編程、讀取及擦除偏壓 可依據(jù)以下表格來理解。
[0161]
[0162] 舉例來說，為編程包括一偶數(shù)疊層442及一奇數(shù)疊層441的第一與非門串行上的 一選擇的存儲(chǔ)單元（例如柵極G7處的存儲(chǔ)單元），親接存儲(chǔ)單元的一選擇的位線（例如 BL1)可被施加偏壓一接地電壓（ground voltage)(例如GND = OV)，親接第一與非門串行的 一選擇的第一串行選擇線（例如SSL0)可被施加偏壓一第一啟動(dòng)電壓（例如VSSLl = VCC =3. 3V)，以及耦接第一與非門串行的一選擇的第二串行選擇線（例如ASSL0)可被施加偏 壓一第二啟動(dòng)電壓（例如VASSLl = VCC = 3. 3V)，以及一編程電壓（Vpgm = 20V至25V)可 被施加于選擇的存儲(chǔ)單元G7。
[0163] 在一實(shí)施例中，第二啟動(dòng)電壓可低于第一啟動(dòng)電壓，例如編程電壓（例如VASSLl =Vpgm)〇
[0164] 一編程傳遞電壓（program pass voltage)(例如Vpass =大約10V)可被施加于 第一與非門串行上的未選擇的存儲(chǔ)單元（例如柵極G15. . . G8、G0處的存儲(chǔ)單元）。親接第 一與非門串行的接地選擇線GSL可被施加偏壓接地電壓（例如GND = 0V)，以及耦接第一與 非門串行的共同源極線CSL可被施加偏壓一供給電壓（supply voltage)(例如VCC = 2. 5V 至 3. 3V)。
[0165] 為讀取第一與非門上的一選擇的存儲(chǔ)單元（例如柵極G7處的存儲(chǔ)單元），親接 此存儲(chǔ)單元的一選擇的位線（例如BL1)可被施加偏壓一通道側(cè)讀取電壓（channel-side read voltage)(例如Vread = 0· 6V至IV)，一選擇的第一串行選擇線（例如SSL0)及一選 擇的第二串行選擇線（例如ASSL0)可被施加偏壓相同電壓為編程選擇的存儲(chǔ)單元，以及一 字線讀取電壓（word line read voltage)(例如Vwl = 0V)可被施加于選擇的存儲(chǔ)單元 G7。一讀取傳遞電壓（read pass voltage)(例如Vpass_r = 5至8V)可被施加于第一與 非門串行上的未選擇的存儲(chǔ)單元（例如柵極G15. . . G8、G0處的存儲(chǔ)單元）。親接第一與非 門串行的接地選擇線GSL可被施加偏壓供給電壓（例如VCC = 2. 5V至3. 3V)，以及耦接第 一與非門串行的共同源極線CSL可被施加偏壓接地電壓（例如GND = 0V)。
[0166] 為擦除多個(gè)存儲(chǔ)單元的串行，耦接串行的位線及共同源極線可被施加一通道側(cè)擦 除電壓（channel-side erase voltage)(例如 Vbl_ers = 14 至 20V)，親接至串行的第一 串行選擇線、第二串行選擇線以及接地選擇線GSL可被施加一串行選擇擦除電壓（string select erase voltage)(例如Vssl_ers = 6至12V)，以及親接串行的字線可被施加一字 線擦除電壓（word line erase voltage)(例如 Vers = 0V) 〇
[0167] 圖6A、圖6B及圖6C是繪示圖4中，沿著X方向在第一串行選擇線及第二串行選擇 線上，用以選擇及取消選擇存儲(chǔ)單元的串行的偏壓的部分簡(jiǎn)化示意圖。圖6A繪示復(fù)數(shù)與非 門串行的一選擇的頁面，而圖6B繪示復(fù)數(shù)與非門串行的一取消選擇的頁面，以及圖6C繪示 復(fù)數(shù)與非門串行的另一取消選擇的頁面。圖6A、圖6B及圖6C中相同的元件，將以圖4中相 同的元件符號(hào)加以表示。
[0168] 如圖6A的實(shí)施例所示，一與非門串行612包括一奇數(shù)疊層441，以及一偶數(shù)疊層 442,其包括用以作為一第一串行選擇線SSLO的一第一上條帶，以及用以作為一第二串行 選擇線ASSLO的一第二上條帶。一與非門串行612b包括一奇數(shù)疊層441b，以及一偶數(shù)疊層 442b，其與與非門串行612共享第一串行選擇線SSLO及第二串行選擇線ASSL0。與非門串 行612及612b是代表與與非門串行612及612b至少共享第一串行選擇線SSLO及第二串 行選擇線ASSLO的復(fù)數(shù)與非門串行的一頁面。
[0169] 與非門串行612連接在與非門串行612中的偶數(shù)疊層442的上端的一第一位線 (例如BL0)。與非門串行612b連接在與非門串行612b中的偶數(shù)疊層442b的上端的一第 二位線（例如BL1)。與非門串行612及612b連接在與非門串行612及612b中的奇數(shù)疊層 (例如441及441b)的上端的接地選擇線及共同源極線（例如CSL)。
[0170] 為選擇包括與非門串行612及612b的多個(gè)與非門串行的一頁面，一第一啟動(dòng)電壓 (例如VSSLl = 3. 3V)可被施加于耦接此頁面中的復(fù)數(shù)與非門串行的第一串行選擇線（例 如SSL0)，以及一第二啟動(dòng)電壓（例如VASSLl = 3. 3V)可被施加于耦接此頁面中的復(fù)數(shù)與 非門串行的第二串行選擇線（例如ASSL0)。為選擇多個(gè)與非門串行的選擇的頁面中的與非 門串行612,耦接與非門串行612的位線（例如BL0)可被施加偏壓一接地電壓（例如GND =0V)。為編程選擇的與非門串行612上的一存儲(chǔ)單元（例如柵極G7處的存儲(chǔ)單元），一 編程電壓Vpgm可被施壓至存儲(chǔ)單元G7，而一編程傳遞電壓Vpass可被施加于選擇的與非門 串行612上的取消選擇的存儲(chǔ)單元（例如柵極G15至G8處的存儲(chǔ)單元）。
[0171] 為取消選擇多個(gè)與非門串行的選擇的頁面中的與非門串行612b，耦接與非門串行 612b的位線（例如BL1)可被施加偏壓一供給電壓（例如VCC = 2. 5V至3V)。
[0172] 如圖6B的實(shí)施例所示，一與非門串行656包括一奇數(shù)疊層445,以及一偶數(shù)疊層 446,其包括用以作為一第一串行選擇線SSL2的一第一上條帶，及用以作為一第二串行選 擇線ASSL2的一第二上條帶。一與非門串行656b包括一奇數(shù)疊層445b，以及一偶數(shù)疊層 446b，其與與非門串行656共享第一串行選擇線SSL2及第二串行選擇線ASSL2。與非門串 行656及656b是代表與與非門串行656及656b至少共享第一串行選擇線SSL2及第二串 行選擇線ASSL2的多個(gè)與非門串行的一頁面。
[0173] 與非門串行656連接在與非門串行656中的偶數(shù)疊層446的上端的一第一位線 (例如BL0)。與非門串行656b連接在與非門串行656b中的偶數(shù)疊層446b的上端的一第 二位線（例如BL1)。與非門串行656及656b連接在與非門串行656及656b中的奇數(shù)疊層 (例如445及445b)的上端的接地選擇線GSL及共同源極線（例如CSL)。
[0174] 為了取消選擇包括與非門串行656及656b的多個(gè)與非門串行的一頁面，一關(guān)閉電 壓（例如VSSL2 = -IV)可被施加于耦接此頁面中的多個(gè)與非門串行的第一串行選線（例 如SSL2)，而高于關(guān)閉電壓的一電壓（例如VASSLl = 3. 3V)可被施加于耦接此頁面中的多 個(gè)與非門串行的第二串行選擇線（例如ASSL2)。
[0175] 如圖6C的實(shí)施例所示，一與非門串行678包括一奇數(shù)疊層447,以及一偶數(shù)疊層 448,其包括用以作為一第一串行選擇線SSL3的一第一上條帶，及用以作為一第二串行選 擇線ASSL3的一第二上條帶。一與非門串行678b包括一奇數(shù)疊層447b，以及一偶數(shù)疊層 448b，其與與非門串行678共享第一串行選擇線SSL3及第二串行選擇線ASSL3。與非門串 行678及678b是代表與與非門串行678及678b至少共享第一串行選擇線SSL3及第二串 行選擇線ASSL3的多個(gè)與非門串行的一頁面。
[0176] 與非門串行678連接在與非門串行678中的偶數(shù)疊層448的上端的一第一位線 (例如BL0)。與非門串行678b連接在與非門串行678b中的偶數(shù)疊層448b的上端的一第 二位線（例如BL1)。與非門串行678及678b連接在與非門串行678及678b中的奇數(shù)疊層 (例如447及447b)的上端的接地選擇線GSL及共同源極線（例如CSL)。
[0177] 為了取消選擇包括與非門串行678及678b的多個(gè)與非門串行的一頁面，一關(guān)閉電 壓（例如VSSL2 =-IV)可被施加于耦接此頁面中的多個(gè)與非門串行的第一串行選擇線（例 如SSL3)，以及關(guān)閉電壓（例如VASSL2 =-IV)可被施加于耦接此頁面中的多個(gè)與非門串行 的第二串行選擇線（例如ASSL3)。
[0178] 如圖6B及圖6C的實(shí)施例所示，為了取消選擇多個(gè)串行中的一特定串行，一關(guān)閉電 壓可被施加于耦接此特定串行的一第一串行選擇線及耦接此特定串行的一第二串行選擇 線的一或兩者。
[0179] 圖7是繪示本技術(shù)的另一實(shí)施例的簡(jiǎn)化示意圖。圖1至圖6C所示有關(guān)三維與非 門存儲(chǔ)器裝置的敘述一般適用于圖7的另一實(shí)施例。特別是，有關(guān)在圖1至圖6C所示的第 一描述實(shí)施例中的第一及第二串行選擇線、第一及第二鏈接元件、第一及第二層間連接器， 以及第一及第二圖案化導(dǎo)線的描述，適用于圖7所示的另一實(shí)施例。
[0180] 圖1至圖6C所示的三維與非門存儲(chǔ)器裝置有導(dǎo)電條帶的偶數(shù)疊層及導(dǎo)電條帶的 奇數(shù)疊層，導(dǎo)電條帶的偶數(shù)疊層包括用以作為第一串行選擇線（SSL)的第一上條帶及用以 作為第二串行選擇線（ASSL)的第二上條帶，導(dǎo)電條帶的奇數(shù)疊層包括用以作為接地選擇 線的上條帶。相較下，另一實(shí)施例有導(dǎo)電條帶的疊層，此導(dǎo)電條帶的疊層包括用以作為第一 串行選擇線（SSL)的第一上條帶以及用以作為第二串行選擇線（ASSL)的第二上條帶，以及 用以作為與第一串行選擇線及第二串行選擇線在同一疊層中的接地選擇線的底部條帶。
[0181] 圖7所示的存儲(chǔ)單元的與非門串行，是代表存儲(chǔ)器裝置中的多個(gè)存儲(chǔ)單元的與非 門串行。每一疊層繪示兩個(gè)存儲(chǔ)單元的與非門串行（例如742及742b、744及744b、746及 746b、748及748b)，其是代表一疊層中的多個(gè)與非門串行。與非門串行連接在疊層的上端 的各別的位線（例如BLO、BL1)。
[0182] 如圖7的實(shí)施例所不，一第一與非門串行742包括用以作為一第一串行選擇線 SSLO的一第一上條帶、用以作為一第二串行選擇線ASSLO的一第二上條帶、用以作為字線 (例如柵極G15、G14.....GO處的字線）的中間條帶，以及用以作為一接地選擇線GSL的一 底部條帶，設(shè)置于中間條帶下方，其中第二上條帶設(shè)置于第一上條帶及中間條帶之間。
[0183] 同樣地，一第二與非門串行744包括用以作為一第一串行選擇線SSLl的一第一上 條帶，以及用以作為一第二串行選擇線ASSLl的一第二上條帶。一第三與非門串行746包括 用以作為一第一串行選擇線SSL2的一第一上條帶，以及用以作為一第二串行選擇線ASSL2 的一第二上條帶。一第四與非門串行748包括用以作為一第一串行選擇線SSL3的一第一 上條帶，以及用以作為一第二串行選擇線ASSL3的一第二上條帶。
[0184] 數(shù)據(jù)暫存結(jié)構(gòu)設(shè)置于復(fù)數(shù)疊層中的疊層的側(cè)壁上。半導(dǎo)體膜設(shè)置于疊層的側(cè)壁上 的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，形成由疊層上的半導(dǎo)體膜的上端至下端形成的一電流通道。
[0185] 如圖7的實(shí)施例所示，其中K = 2及N = 2,各別地有4條第一串行選擇線SSL0、 SSLl、SSL2及SSL3的第一、第二、第三及第四與非門串行排列為2組，每組2個(gè)與非門串行。 第一組各別地包括第一及第二與非門串行、第一串行選擇線SSLO及SSL1，以及第二串行選 擇線ASSLO及ASSLl。第二組各別地包括第三及第四與非門串行、第一串行選擇線SSL2及 SSL3,以及第二串行選擇線ASSL2及ASSL3。
[0186] 一第一串行選擇結(jié)構(gòu)耦接第一組中的2條第一串行選擇線（例如SSLO及SSLl)， 其中此第一串行選擇結(jié)構(gòu)包括一第一連接元件SSLN及一第一層間連接器711。另一第一串 行選擇結(jié)構(gòu)耦接第二組中的2條其他第一串行選擇線（例如SSL2及SSL3)，其中此另一第 一串行選擇結(jié)構(gòu)包括一第一連接元件SSLN+1及一第一層間連接器712。
[0187] 一第二串行選擇結(jié)構(gòu)耦接第一組中的一各別第二串行選擇線（例如ASSL0)，以及 第二組中的一各別第二串行選擇線（例如ASSL2)。另一第二串行選擇結(jié)構(gòu)耦接第一組中 的一各別第二串行選擇線（例如ASSL1)，以及第二組中的一各別第二串行選擇結(jié)線（例如 ASSL3)〇
[0188] 第一串行選擇結(jié)構(gòu)及第二串行選擇結(jié)構(gòu)的一結(jié)合可選擇有第一串行選擇線SSLO 及第二串行選擇線ASSLO的與非門串行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線SSLO及 SSLl，第二串行選擇結(jié)構(gòu)耦接第二串行選擇線ASSLO及ASSL2。第一串行選擇結(jié)構(gòu)及第二串 行選擇結(jié)構(gòu)的一結(jié)合可選擇有第一串行選擇線SSLl及第二串行選擇線ASSLl的與非門串 行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線SSLO及SSL1，第二串行選擇結(jié)構(gòu)耦接第二串行 選擇線ASSLl及ASSL3。
[0189] 同樣地，第一串行選擇結(jié)構(gòu)及第二串行選擇結(jié)構(gòu)的一結(jié)合可選擇有第一串行選擇 線SSL2及第二串行選擇線ASSL2的與非門串行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線 SSL2及SSL3,第二串行選擇結(jié)構(gòu)耦接第二串行選擇線ASSLO及ASSL2。第一串行選擇結(jié)構(gòu) 及第二串行選擇結(jié)構(gòu)的一結(jié)合可選擇有第一串行選擇線SSL3及第二串行選擇線ASSL3的 與非門串行，第一串行選擇結(jié)構(gòu)耦接第一串行選擇線SSL2及SSL3,第二串行選擇結(jié)構(gòu)耦接 第二串行選擇線ASSLl及ASSL3。
[0190] 如圖7的實(shí)施例所示，第一鏈接元件SSLN連接在第一組的與非門串行中的第一串 行選擇線SSLO及SSL1，以及第一鏈接元件SSLN+1連接在第二組的與非門串行中的第一串 行選擇線SSL2及SSL3。第二鏈接元件ASSLN連接在第一組中的各別第二串行選擇線ASSLO 以及在第二組中的各別第二串行選擇線ASSL2。第二鏈接元件ASSLN+1連接在第一組中的 各別第二串行選擇線ASSLl以及在第二組中的各別第二串行選擇線ASSL3。第一鏈接元件 以及第二鏈接元件可設(shè)置于在多個(gè)導(dǎo)電條帶的疊層上的一第一圖案化導(dǎo)體層中（例如金 屬層1)。
[0191] 如圖7的實(shí)施例所示，第一層間連接器711及712各別地連接第一圖案化導(dǎo)線731 及732至第一鏈接元件SSLN及SSLN+1。第二層間連接器721及722各別地連接第二圖案 化導(dǎo)線751及752至第二鏈接元件ASSLN及ASSLN+1。第一圖案化導(dǎo)線及第二圖案化導(dǎo) 線可設(shè)置于高于第一圖案化導(dǎo)體層的一或多個(gè)圖案化導(dǎo)體層中（例如金屬層3)，連接與非 門串行組至一串行譯碼器（例如760)，以譯碼第一串行選擇線（SSL)以及第二串行選擇線 (ASSL)。串行譯碼器（例如760)亦可連接接地選擇線（GSL)。
[0192] 區(qū)塊選擇晶體管排列在相對(duì)于第一串行選擇線（例如SSL0)的上端的與非門串行 的下端。舉例來說，區(qū)塊選擇開關(guān)705排列在與非門串行742的下端。一接地選擇線GSL 連接區(qū)塊選擇開關(guān)705的柵極。字線WL以電子通訊連接一字線譯碼器（例如圖8的偶數(shù) /奇數(shù)層級(jí)譯碼器850)，以接收此處所述的操作中的偏壓。
[0193] 區(qū)塊選擇晶體管用以選擇性地耦接區(qū)塊中的與非門串行的下端至一共同源極線 CSL。共同源極線CSL在此處所述的操作中由偏壓電路（例如圖8820)接收偏壓。在此處 所述的某些操作中，CSL被施加偏壓一基準(zhǔn)電壓，基準(zhǔn)電壓的絕對(duì)值是高于耦接于一與非門 串行的另一端的一位線的基準(zhǔn)電壓，而不是在較傳統(tǒng)的源極角色。
[0194] 位線BLO及BLl耦接陣列中的額外的區(qū)塊（未繪示）以及延伸至頁面緩沖區(qū)780。 一狀態(tài)機(jī)770被繪示，其用以控制存儲(chǔ)器陣列以及支持電路以執(zhí)行編程、區(qū)塊擦除、子區(qū)塊 擦除及讀取操作。
[0195] 圖8是繪示包括一三維垂直薄通道膜與非門陣列（3D, vertical thin-channel film NAND array)的一集成電路800的簡(jiǎn)化芯片方塊圖。集成電路800包括一存儲(chǔ)器陣 列860,存儲(chǔ)器陣列860包括一或多個(gè)如此處所述的存儲(chǔ)器區(qū)塊，其使用一第一串行選擇線 (SSL)及一第二串行選擇線（ASSL)以選擇一存儲(chǔ)單元的區(qū)塊中的一存儲(chǔ)單元的串行。
[0196] 一 SSL/ASSL/GSL譯碼器840耦接多條SSL/ASSL/GSL線845,排列在存儲(chǔ)器陣列 860中。一偶數(shù)/奇數(shù)層級(jí)譯碼器850耦接多條偶數(shù)/奇數(shù)字線855。一全局位線行譯碼器 (global bit line column decoder)870親接沿著存儲(chǔ)器陣列860中的行排列的多條全局 位線865,以由存儲(chǔ)器陣列860讀取數(shù)據(jù)及寫入數(shù)據(jù)至存儲(chǔ)器陣列860。地址被供給在總線 830上，由控制電路810至全局位線行譯碼器870、SSL/ASSL/GSL譯碼器840及偶數(shù)/奇數(shù) 層級(jí)譯碼器850。在本實(shí)施例中，感測(cè)放大器（sense amplifier)及程序緩沖區(qū)（program buffer)電路880經(jīng)由第一數(shù)據(jù)線（first data line) 875親接全局位線行譯碼器870。電 路880中的程序緩沖區(qū)可儲(chǔ)存多階編程（multiple-level programming)的程序代碼，或程 序代碼的函式值，以指出選擇的位線的編程或抑制狀態(tài)。全局位線行譯碼器870可包括選 擇性地施加編程及抑制電壓至存儲(chǔ)器中的位線的電路，響應(yīng)程序緩沖區(qū)中的數(shù)據(jù)值。
[0197] 來自感測(cè)放大器/程序緩沖區(qū)電路的感測(cè)數(shù)據(jù)經(jīng)由第二數(shù)據(jù)線（second data line)885供給至多階數(shù)據(jù)緩沖區(qū)890,其經(jīng)由一數(shù)據(jù)通道893依次耦接輸入/輸出電路 891。而且，在本實(shí)施例中，輸入數(shù)據(jù)被施加至多階數(shù)據(jù)緩沖區(qū)890作為陣列中的獨(dú)立雙重 柵極存儲(chǔ)單元的獨(dú)立側(cè)的各一的多階編程操作的支持中的使用。
[0198] 輸入/輸出電路891驅(qū)動(dòng)（drive)數(shù)據(jù)至集成電路801的外部目的地。輸 入/輸出數(shù)據(jù)及控制訊號(hào)經(jīng)由數(shù)據(jù)總線805在輸入/輸出電路891、控制電路810及 集成電路801上的輸入/輸出端（port)或其他集成電路801的內(nèi)部或外部數(shù)據(jù)源之 間移動(dòng)，例如--般用途處理器（general purpose processor)或特殊用途應(yīng)用電路 (special purpose application circuitry)，或提供由存儲(chǔ)器陣列860支持的系統(tǒng)單芯片 (system-on-a-chip)功能的模塊的組合。
[0199] 如圖8的實(shí)施例所示，控制電路810,使用一偏壓安排狀態(tài)機(jī)（bias arrangement state machine)(例如圖4 470、圖7 770)，控制經(jīng)由區(qū)塊820中的電壓供給產(chǎn)生或提供的 供給電壓的使用，例如讀取、擦除、驗(yàn)證（verify)及編程偏壓?？刂齐娐?10耦接第一串 行選擇線、第二串行選擇線、多階數(shù)據(jù)緩沖區(qū)890,以及存儲(chǔ)器陣列860?？刂齐娐?10包 括控制多階編程操作的邏輯單元。在支持此處所述的垂直窄通道膜與非門結(jié)構(gòu)（vertical thin-channel film NAND structures)的實(shí)施例中，此邏輯單元用以執(zhí)行以下方法：
[0200] 通過施加一第一啟動(dòng)電壓至一第一串行選擇線，以及一第二啟動(dòng)電壓至一第二串 行選擇線，選擇多個(gè)串行中的一特定串行，第一串行選擇線耦接此特定串行，第二串行選擇 線耦接此特定串行，其中第二啟動(dòng)電壓可低于第一啟動(dòng)電壓；以及
[0201] 通過施加一關(guān)閉電壓至一第一串行選擇線及一第二串行選擇線的一或兩者，，取 消選擇多個(gè)串行中的一特定串行，第一串行選擇線耦接此特定串行，第二串行選擇線耦接 此特定串行。
[0202] 在某些實(shí)施例中，邏輯單元用以儲(chǔ)存多階電荷以表示在選擇的側(cè)上的選擇的層中 的電荷捕捉點(diǎn)（charge trapping site)中的大于一位的數(shù)據(jù)。在本方法中，在陣列中的垂 直通道結(jié)構(gòu)的一選擇的平截頭體中的一選擇的存儲(chǔ)單元，儲(chǔ)存大于兩位，包括大于在存儲(chǔ) 單元每一側(cè)上的一位。
[0203] 控制電路810可以如本領(lǐng)域所知的特殊用途邏輯電路實(shí)現(xiàn)。在另一實(shí)施例中，控 制邏輯包括一般用途處理器，其可在相同的集成電路上實(shí)現(xiàn)，其執(zhí)行一計(jì)算機(jī)程序以控制 裝置的操作。在其他實(shí)施例中，特殊用途邏輯電路及一一般用途處理器的結(jié)合可用于控制 邏輯的實(shí)現(xiàn)。
[0204] 通過對(duì)應(yīng)儲(chǔ)存的電荷的數(shù)量的多個(gè)編程層級(jí)的建立，存儲(chǔ)器陣列860可包括用以 每存儲(chǔ)單元儲(chǔ)存多個(gè)位的電荷捕捉存儲(chǔ)單元（charge trapping memory cell)，其依序建 立存儲(chǔ)單元閾值電壓VT。每存儲(chǔ)單元單一位（Single-bit-per-cell)實(shí)施例可包括此處所 述的結(jié)構(gòu)。
[0205] 雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技 藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍 當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1. 一種存儲(chǔ)器裝置（memory device)，包括多個(gè)存儲(chǔ)單元的復(fù)數(shù)串行（string)，該存 儲(chǔ)器裝置包括： 多個(gè)導(dǎo)電條帶（conductive strip)的多個(gè)疊層（stack)，包括多個(gè)第一上條帶（first upper strip)、多個(gè)第二上條帶（second upper strip)及多個(gè)中間條帶（intermediate strip)，這些第一上條帶是作為這些串行中的多條第一串行選擇線（first string select line)，這些第二上條帶是作為這些串行中的多條第二串行選擇線（second string select line)，這些中間條帶是作為這些串行中的多條字線（word line);以及 一控制電路，耦接于這些第一串行選擇線及這些第二串行選擇線，并通過施加一第一 啟動(dòng)電壓（first turn-on voltage)至親接于一特定串行的這些第一串行選擇線的其中之 一、及施加一第二啟動(dòng)電壓（second turn-on voltage)至親接于該特定串行的這些第二串 行選擇線的其中之一，以選擇該特定串行。2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中這些第二上條帶設(shè)置于這些第一上條帶與 這些中間條帶之間。3. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中這些存儲(chǔ)單元的這些串行包括復(fù)陣列串 行，該存儲(chǔ)器裝置包括： 多個(gè)第一串行選擇結(jié)構(gòu)（first string select structure)，各該第一串行選擇結(jié)構(gòu) 耦接于該復(fù)陣列串行中的一各別串行組中的第一串行選擇線；以及 多個(gè)第二串行選擇結(jié)構(gòu)（second string select structure)，各該第二串行選擇結(jié)構(gòu) 耦接于該復(fù)陣列串行中的各組串行中的一各別第二串行選擇線， 其中這些第一串行選擇結(jié)構(gòu)的一第一串行選擇結(jié)構(gòu)與這些第二串行選擇結(jié)構(gòu)的一第 二串行選擇結(jié)構(gòu)的一結(jié)合（combination)選擇該復(fù)陣列串行中的一串行。4. 根據(jù)權(quán)利要求3所述的存儲(chǔ)器裝置，其中各該第二串行選擇結(jié)構(gòu)耦接于該復(fù)陣列串 行中的個(gè)別串行組中的多個(gè)串行。5. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中這些存儲(chǔ)單元的這些串行包括K組的N個(gè) 串行（K sets of N strings)，該存儲(chǔ)器裝置包括： K個(gè)第一串行選擇結(jié)構(gòu)，各該K個(gè)第一串行選擇結(jié)構(gòu)耦接該K組的N個(gè)串行中的一各別 組中的N條第一串行選擇線；以及 N個(gè)第二串行選擇結(jié)構(gòu)，各該N個(gè)第二串行選擇結(jié)構(gòu)耦接該K組的N個(gè)串行中的一各別 第二串行選擇線， 其中該K個(gè)第一串行選擇結(jié)構(gòu)中的一第一串行選擇結(jié)構(gòu)與該N個(gè)第二串行選擇結(jié)構(gòu)中 的一第二串行選擇結(jié)構(gòu)的一結(jié)合（combination)選擇該K組的N個(gè)串行中的一串行。6. 根據(jù)權(quán)利要求5所述的存儲(chǔ)器裝置，其中： 該K個(gè)第一串行選擇結(jié)構(gòu)包括一第一圖案化導(dǎo)體層（first patterned conductor layer)中的K個(gè)第一鏈接元件（first linking element)，該第一圖案化導(dǎo)體層位于這些 導(dǎo)電條帶的疊層之上，各該K個(gè)第一鏈接元件連接該K組的N個(gè)串行中的一各別組中的N 條第一串行選擇線；以及 該N個(gè)第二串行選擇結(jié)構(gòu)包括該第一圖案化導(dǎo)體層中的N個(gè)第二鏈接元件（second linking element)，各該N個(gè)第二鏈接元件連接該K組的N個(gè)串行中的各組中的一各別第 二串行選擇線。7. 根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置，其中： 該K個(gè)第一串行選擇結(jié)構(gòu)包括多個(gè)第一層間連接器（first interlayer connector)， 這些第一層間連接器各別連接K條第一圖案化導(dǎo)線（first patterned conductor lines) 至該K個(gè)第一鏈接元件； 該N個(gè)第二串行選擇結(jié)構(gòu)包括多個(gè)第二層間連接器（second interlayer connector)， 這些第二層間連接器各別連接N條第二圖案化導(dǎo)線（second patterned conductor lines) 至該N個(gè)第二鏈接元件；以及 該K條第一圖案化導(dǎo)線及該N條第二圖案化導(dǎo)線設(shè)置在高于（higher)該第一圖案化 導(dǎo)體層的一或多個(gè)圖案化導(dǎo)體層中，該K條第一圖案化導(dǎo)線及該N條第二圖案化導(dǎo)線連接 該K組的N個(gè)串行至一串行譯碼器（string decoder)。8. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，該控制電路通過施加一關(guān)閉電壓至這些第一串 行選擇線的一第一串行選擇線及這些第二串行選擇線的一第二串行選擇線的一或兩者，用 以取消選擇（deselect)這些串行中的一特定串行，這些第一串行選擇線親接該特定串行， 這些第二串行選擇線耦接該特定串行。9. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中該第二啟動(dòng)電壓低于該第一啟動(dòng)電壓。10. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中這些疊層包括多個(gè)偶數(shù)疊層（even stack)及多個(gè)奇數(shù)疊層（odd stack)，該存儲(chǔ)器裝置包括： 多個(gè)數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)（data storage structure)，這些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)位于對(duì)應(yīng)這些疊層 中的多個(gè)導(dǎo)電條帶的多個(gè)偶數(shù)疊層及多個(gè)奇數(shù)疊層的側(cè)壁上；以及 多個(gè)半導(dǎo)體膜，這些半導(dǎo)體膜設(shè)置于這些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，這些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)在這 些對(duì)應(yīng)的偶數(shù)疊層及奇數(shù)疊層的側(cè)壁上，這些半導(dǎo)體膜連接以形成一電流通路（current path)，該電流通路由這些對(duì)應(yīng)偶數(shù)疊層上的這些半導(dǎo)體膜的上端（upper end)至下端 (lower end)，及由這些對(duì)應(yīng)奇數(shù)疊層上的這些半導(dǎo)體膜的下端至上端。11. 根據(jù)權(quán)利要求10所述的存儲(chǔ)器裝置，其中這些導(dǎo)電條帶的偶數(shù)疊層包括這些第一 上條帶及這些第二上條帶，這些第一上條帶用以作為這些第一串行選擇線，這些第二上條 帶用以作為這些第二串行選擇線。12. 根據(jù)權(quán)利要求10所述的存儲(chǔ)器裝置，其中這些導(dǎo)電條帶的奇數(shù)疊層包括多個(gè)上條 帶用以作為多個(gè)接地選擇線（ground select line)。13. 根據(jù)權(quán)利要求10所述的存儲(chǔ)器裝置，其中至少這些導(dǎo)電條帶的偶數(shù)疊層及奇數(shù)疊 層之一包括多個(gè)底部條帶（bottom strip)，這些底部條帶用以作為設(shè)置在這些中間條帶下 方的多個(gè)輔助柵極（assist gate)。14. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，該存儲(chǔ)器裝置包括： 多個(gè)數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)，這些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)位于這些疊層中的多個(gè)導(dǎo)電條帶的疊層的側(cè)壁 上；以及 多個(gè)半導(dǎo)體膜，這些半導(dǎo)體膜設(shè)置于這些疊層的側(cè)壁上的這些數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，這些 半導(dǎo)體膜形成一電流通道，該電流通道由這些疊層上的這些半導(dǎo)體膜的一上端至一下端。15. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，這些疊層包括多個(gè)底部條帶，這些底部條帶用 以作為這些中間條帶下方的多條接地選擇線。16. -種操作一存儲(chǔ)器裝置的方法，該存儲(chǔ)器裝置包括多個(gè)存儲(chǔ)單元的多個(gè)串行，其中 多個(gè)導(dǎo)電條帶的多個(gè)疊層包括多個(gè)第一上條帶、多個(gè)第二上條帶及多個(gè)中間條帶，這些第 一上條帶用以作為這些串行的多條第一串行選擇線，這些第二上條帶用以作為這些串行的 多條第二串行選擇線，這些中間條帶用以作為這些串行的多條字線，該方法包括： 通過施加一第一啟動(dòng)電壓至這些第一串行選擇線中的一第一串行選擇線，及施加第二 啟動(dòng)電壓至這些第二串行選擇線中的一第二串行選擇線，選擇這些串行中的一特定串行， 這些第一串行選擇線耦接該特定串行，這些第二串行選擇線耦接該特定串行。17. 根據(jù)權(quán)利要求16所述的方法，其中該第二啟動(dòng)電壓低于該第一啟動(dòng)電壓。18. 根據(jù)權(quán)利要求16所述的方法，該方法包括： 通過施加一關(guān)閉電壓至這些第一串行選擇線中的一第一串行選擇線及這些第二串行 選擇線中的一第二串行選擇線的一或兩者，取消選擇這些串行中的一特定串行，這些第一 串行選擇線耦接該特定串行，這些第二串行選擇線耦接該特定串行。
【文檔編號(hào)】H01L27/115GK105914210SQ201510381192
【公開日】2016年8月31日
【申請(qǐng)日】2015年7月2日
【發(fā)明人】張國彬, 呂函庭
【申請(qǐng)人】旺宏電子股份有限公司