存儲(chǔ)器元件及其制作方法
【專利摘要】本發(fā)明公開了一種存儲(chǔ)器元件及其制作方法，該存儲(chǔ)器元件包括多個(gè)含硅導(dǎo)電層是相互平行地垂直疊層于基板上。多條串行選擇線位于含硅導(dǎo)電層上方，并沿第一方向延伸。多條串行垂直于含硅導(dǎo)電層和串行選擇線，且電性連接至串行選擇線。多條位線位于串行選擇在線，并沿第二方向延伸。多組多層插塞結(jié)構(gòu)沿第一方向排列設(shè)置，將多個(gè)串行分別夾設(shè)于相鄰二個(gè)多層插塞結(jié)構(gòu)之間。其中，每一多層插塞結(jié)構(gòu)包含多個(gè)介層插塞，每一介層插塞與一含硅導(dǎo)電層對(duì)應(yīng)導(dǎo)通。多條金屬字線。其中，每一金屬字線沿第一方向延伸，且與導(dǎo)通同一含硅導(dǎo)電層的介層插塞電性連接。
【專利說明】
存儲(chǔ)器元件及其制作方法
技術(shù)領(lǐng)域
[0001]本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制作方法，且特別是有關(guān)于一種存儲(chǔ)器元件及其制作方法。
【背景技術(shù)】
[0002]非易失性存儲(chǔ)器元件，例如閃存，具有在移除電源時(shí)亦不丟失儲(chǔ)存于存儲(chǔ)單元中的信息的特性。已廣泛運(yùn)用于用于便攜式音樂播放器、移動(dòng)電話、數(shù)字相機(jī)等的固態(tài)大容量存儲(chǔ)應(yīng)用。為了達(dá)到具有更高密度儲(chǔ)存容量的需求，目前已經(jīng)有各種不同結(jié)構(gòu)的三維存儲(chǔ)器元件，例如具有單柵極(single-gate)存儲(chǔ)單元、雙柵極(double gate)存儲(chǔ)單元，和環(huán)繞式柵極(surrounding gate)存儲(chǔ)單元的三維閃存元件，被提出。
[0003]三維存儲(chǔ)器元件，例如垂直通道式(vertical-channel，VC)三維NAND閃存元件，具有許多層疊層(存儲(chǔ)器層)結(jié)構(gòu)，可達(dá)到更高的儲(chǔ)存容量，更具有優(yōu)異的電子特性，例如具有良好的數(shù)據(jù)保存可靠性和操作速度。然而，隨著元件尺寸持續(xù)縮小化，由導(dǎo)線，例如字線或源極線，的電阻與電容所造成的信號(hào)傳遞延遲(RC delay)，將變成影響三維存儲(chǔ)器元件擦除和編程等操作速度的主要因素之一。目前業(yè)界多使用較低電阻值的金屬作為垂直通道式三維NAND閃存元件的柵極，以減少字線的時(shí)間延遲。
[0004]然而，垂直通道式三維NAND存儲(chǔ)器元件的金屬柵極制作過程，必須先形成貫穿多層疊層結(jié)構(gòu)中刻蝕溝道，再以另一次刻蝕，經(jīng)由刻蝕溝道來移除位于層疊層結(jié)構(gòu)中多的犧牲層，方能進(jìn)行金屬柵極(字線)的填充?？涛g溝道的設(shè)置，會(huì)占據(jù)存儲(chǔ)單元的形成空間，影響元件的儲(chǔ)存容量。加上，多層疊層結(jié)構(gòu)中容易殘留犧牲層，或因?yàn)檫^度刻蝕而損傷存儲(chǔ)層，而造成存儲(chǔ)單元缺陷，嚴(yán)重影響垂直通道式三維NAND閃存元件的儲(chǔ)存容量與工藝良率。
[0005]因此，有需要提供一種更先進(jìn)的存儲(chǔ)器元件及其制作方法，以改善已知技術(shù)所面臨的問題。

【發(fā)明內(nèi)容】

[0006]本說明書的一實(shí)施例是在提供一種存儲(chǔ)器元件。此一存儲(chǔ)器元件包括多個(gè)含硅導(dǎo)電層、多條串行選擇線(select1n lines)、多條串行(string)、多條位線(bit lines)、多組多層插塞結(jié)構(gòu)以及多條金屬字線(metal strapped word line)。其中，含娃導(dǎo)電層是相互平行地垂直疊層于基板上。串行選擇線位于含硅導(dǎo)電層上方，并沿第一方向延伸。串行垂直于含硅導(dǎo)電層和串行選擇線，且電性連接至串行選擇線。位線位于串行選擇線上方，并沿第二方向延伸，且分別與串行電性連接。多層插塞結(jié)構(gòu)沿第一方向排列設(shè)置，將多個(gè)串行分別夾設(shè)于相鄰的二個(gè)多層插塞結(jié)構(gòu)之間。其中，每一個(gè)多層插塞結(jié)構(gòu)包含多個(gè)介層插塞，每一個(gè)介層插塞與一個(gè)含硅導(dǎo)電層對(duì)應(yīng)導(dǎo)通。金屬字線沿第一方向延伸，且每一條金屬字線與導(dǎo)通同一個(gè)含硅導(dǎo)電層的介層插塞電性連接。
[0007]本說明書的另一實(shí)施例是在提供一種存儲(chǔ)器元件的制作方法，此一方法包括下述步驟:首先于基板上形成垂直疊層且相互平行的多個(gè)含硅導(dǎo)電層。之后，形成多條串行垂直穿設(shè)含硅導(dǎo)電層。再于硅導(dǎo)電層上形成多條串行選擇線，并使串行選擇線沿第一方向延伸，且電性連接這些串行。接著，形成多組多層插塞結(jié)構(gòu)，沿第一方向排列設(shè)置，將多個(gè)串行分別夾設(shè)于相鄰兩多層插塞結(jié)構(gòu)之間。其中，每一個(gè)多層插塞結(jié)構(gòu)包含多個(gè)介層插塞，每一個(gè)介層插塞與一個(gè)含硅導(dǎo)電層對(duì)應(yīng)導(dǎo)通。后續(xù)，于串行選擇在線方形成多條位線，使位線沿第二方向延伸，且與這些個(gè)串行電性連接。再于多層插塞結(jié)構(gòu)上方形成多條金屬字線，沿第一方向延伸，并使每一條金屬字線與導(dǎo)通同一個(gè)含硅導(dǎo)電的介層插塞電性連接。
[0008]根據(jù)上述實(shí)施例，本發(fā)明是在提供一種存儲(chǔ)器元件及其制作方法。其是在三維存儲(chǔ)器元件的多層疊層結(jié)構(gòu)中形成多組沿著串行選擇線平行排列設(shè)置的多層插塞結(jié)構(gòu)，將形成于多層疊層結(jié)構(gòu)中的多條串行分別夾設(shè)于兩相鄰的多層插塞結(jié)構(gòu)之間，并且使多層插塞結(jié)構(gòu)所包含的每一個(gè)介層插塞，分別與多層疊層結(jié)構(gòu)中的一個(gè)含硅導(dǎo)電層對(duì)應(yīng)導(dǎo)通。并以金屬字線將導(dǎo)通同一含硅導(dǎo)電層的多個(gè)介層插塞電性連接。通過多層插塞結(jié)構(gòu)和金屬字線的連接，來降低三維存儲(chǔ)器元件中柵極層的整體電阻率，以減少柵極電阻與電容所造成的信號(hào)傳遞延遲現(xiàn)象。又由于三維存儲(chǔ)器元件是采用含硅導(dǎo)電材質(zhì)作為柵極，不需額外形成金屬柵極，可擴(kuò)大串行選擇線的頻帶寬度，解決已知技術(shù)，因?yàn)槭褂媒饘贃艠O工藝所導(dǎo)致的儲(chǔ)存容量與工藝良率無法提高的問題。
【附圖說明】
[0009]為了對(duì)本發(fā)明的上述實(shí)施例及其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，特舉數(shù)個(gè)較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下:
[0010]圖1A是根據(jù)本發(fā)明的一實(shí)施例繪示形成在基板上的多層疊層結(jié)構(gòu)的部分結(jié)構(gòu)透視圖；
[0011]圖1B是繪示在圖1A的結(jié)構(gòu)上形成多條串行之后的部分結(jié)構(gòu)透視圖；
[0012]圖1C是根據(jù)圖1B所繪示的結(jié)構(gòu)上視圖；
[0013]圖1D是繪示在第IB的結(jié)構(gòu)上形成多條形成多條串行選擇線之后的部分結(jié)構(gòu)透視圖；
[0014]圖1E是根據(jù)圖1D所繪示的結(jié)構(gòu)上視圖；
[0015]圖1F是繪示在圖1D所的結(jié)構(gòu)上形成多組多層插塞結(jié)構(gòu)和接觸插塞之后的部分結(jié)構(gòu)透視圖；
[0016]圖1G是根據(jù)圖1F所繪示的結(jié)構(gòu)上視圖；
[0017]圖1H是繪示在圖1G的結(jié)構(gòu)上形成多條源極線和位線之后的結(jié)構(gòu)上視圖；
[0018]圖1I是繪示在圖1H的結(jié)構(gòu)上形成多條金屬字線之后的結(jié)構(gòu)上視圖；
[0019]圖2A至圖2D是根據(jù)本發(fā)明的一實(shí)施例所繪示形成串行的部分結(jié)工藝構(gòu)剖面示意圖；
[0020]圖3是根據(jù)本發(fā)明的另一實(shí)施例繪示多層插塞結(jié)構(gòu)的另一種階梯狀結(jié)構(gòu)樣態(tài)；
[0021]圖4A是沿著圖1H所繪示的切線SI所繪示的部分結(jié)構(gòu)剖面圖；
[0022]圖4B是沿著圖1H所繪示的切線S2所繪示的部分結(jié)構(gòu)剖面圖；
[0023]圖5是根據(jù)本發(fā)明的另一實(shí)施例所繪示的接地層、源極接觸結(jié)構(gòu)與源極線的部分結(jié)構(gòu)剖面示意圖；
[0024]圖6A是沿著圖11所繪示的切線S3所繪示的部分結(jié)構(gòu)剖面圖；
[0025]圖6B是沿著圖1I所繪示的切線S4所繪示的部分結(jié)構(gòu)剖面圖；以及
[0026]圖7是根據(jù)本發(fā)明的另一實(shí)施例所繪示的垂直通道式三維NAND存儲(chǔ)器元件的部分結(jié)構(gòu)上視圖。
[0027]【符號(hào)說明】
[0028]10:多層疊層結(jié)構(gòu)
[0029]100:垂直通道式三維NAND閃存元件
[0030]101:基板
[0031]102、112、122、132 和 142:含硅導(dǎo)電層
[0032]103:絕緣層104:串行
[0033]104a:存儲(chǔ)層104b:通道層
[0034]105:開口106:串行選擇線
[0035]107:源極接觸結(jié)構(gòu) 107a:介電材質(zhì)層
[0036]107b:導(dǎo)電材料108:開口
[0037]109:硬掩模層110:多層插塞結(jié)構(gòu)
[0038]110a、110b、110c 和 IlOd:介層插塞
[0039]113:串接金屬線114:接觸插塞
[0040]115:源極116:位線
[0041]117a、117b、117c 和 117d:金屬字線
[0042]118:源極線119:導(dǎo)孔
[0043]200:三維存儲(chǔ)器元件301接地層
[0044]303:絕緣層A:區(qū)域
[0045]Dl:兩相鄰多層插塞結(jié)構(gòu)之間的距離
[0046]D2:兩相鄰源極接觸結(jié)構(gòu)之間的距離
【具體實(shí)施方式】
[0047]本發(fā)明提供一種存儲(chǔ)器元件以及其制作方法，可降低存儲(chǔ)器元件的整體電阻率以減少電阻與電容所造成的信號(hào)傳遞延遲現(xiàn)象。為了對(duì)本發(fā)明的上述實(shí)施例及其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉垂直通道式三維NAND閃存元件100作為較佳實(shí)施例，并配合所附圖式作詳細(xì)說明。
[0048]但必須注意的是，這些特定的實(shí)施案例與方法，并非用以限定本發(fā)明。本發(fā)明仍可采用其他特征、元件、方法及參數(shù)來加以實(shí)施。較佳實(shí)施例的提出，僅是用以例示本發(fā)明的技術(shù)特征，并非用以限定本發(fā)明的權(quán)利要求范圍。該技術(shù)領(lǐng)域中具有通常知識(shí)者，將可根據(jù)以下說明書的描述，在不脫離本發(fā)明的精神范圍內(nèi)，作均等的修飾與變化。在不同實(shí)施例與圖式之中，相同的元件，將以相同的元件符號(hào)加以表示。
[0049]制作垂直通道式三維NAND閃存元件100的方法包括下述步驟:首先于基板101上形成一多層疊層結(jié)構(gòu)10。請(qǐng)參照?qǐng)D1A，圖1A是根據(jù)本發(fā)明的一實(shí)施例繪示形成在基板101上的多層疊層結(jié)構(gòu)10部分結(jié)構(gòu)透視圖。在本實(shí)施例中，多層疊層結(jié)構(gòu)10包含多個(gè)含硅導(dǎo)電層102、112、122、132和142和多個(gè)絕緣層103。其中，含硅導(dǎo)電層102、112、122、132和142和多個(gè)絕緣層103是沿著Z軸方向相互平行地交錯(cuò)疊層堆。
[0050]在本發(fā)明的一些實(shí)施例之中，含硅導(dǎo)電層102、112、122、132和142較佳可以由多晶娃材質(zhì)所構(gòu)成；絕緣層103較佳可以由氧化娃(silicon oxide)材質(zhì)所構(gòu)成。雖然圖1A所繪示的多層疊層結(jié)構(gòu)10僅包含5層含硅導(dǎo)電層102、112、122、132和142以及4層絕緣層103。但其僅為例示，在其他實(shí)施例之中，含硅導(dǎo)電層和絕緣層的數(shù)量并不以此為限。
[0051]之后，形成多條串行104垂直穿設(shè)含硅導(dǎo)電層102、112、122、132和142和絕緣層103。請(qǐng)參照?qǐng)D1B和圖1C，圖1B是繪示在圖1A的結(jié)構(gòu)上形成多條串行104之后的部分結(jié)構(gòu)透視圖。圖1C是根據(jù)圖1B所繪示的結(jié)構(gòu)上視圖。
[0052]在本發(fā)明的一實(shí)施例之中，每一條串行104都包含一存儲(chǔ)層104a和一通道層104bο存儲(chǔ)層104a可以是由一氮化娃(silicon nitride)層、一氧化娃層和一氮化娃層所構(gòu)成的NON結(jié)構(gòu)。通道層104b較佳為多晶硅材質(zhì)。通過這些串行104和含硅導(dǎo)電層102、112、122、132和142的交錯(cuò)，可定義出多個(gè)排列為多列(rows)及多行(columns)的存儲(chǔ)單兀(cells)ο
[0053]例如。在本發(fā)明的一些實(shí)施例之中，存儲(chǔ)單元的排列方式可以為一矩陣陣列(matrix array)。在本發(fā)明的另一些實(shí)施例之中，存儲(chǔ)單元的排列方式也可以為一蜂巢狀陣列(honeycomb array)。但值得注意的是，本發(fā)明的實(shí)施例并不以此二種存儲(chǔ)單元的排列態(tài)樣為限，任何適用于三維存儲(chǔ)器元件的設(shè)計(jì)規(guī)范(design rule)，皆未脫離本案的精神范圍。
[0054]請(qǐng)參照?qǐng)D2A至圖2D，圖2A至圖2D是根據(jù)本發(fā)明的一實(shí)施例繪示形成串行104的部分工藝結(jié)構(gòu)剖面示意圖。串行104的形成可以包括下述步驟:首先以刻蝕工藝在多層疊層結(jié)構(gòu)10 (包括含硅導(dǎo)電層102、112、122、132和142和絕緣層103)中形成多個(gè)開口 105，以暴露出一部份基板101 (如圖2A所繪示)。接著，于開口側(cè)壁及底部沉積存儲(chǔ)層104a，再于存儲(chǔ)層104a上沉積半導(dǎo)體材質(zhì)，例如多晶硅或鍺，以形成通道層104b (如圖2B所繪示)。之后，在通道層104b上沉積一層硬掩模層109，藉以在開口 105側(cè)壁形成串行104(如圖2C所繪示)。
[0055]后續(xù)，再以非等向刻蝕移除硬掩模層109及一部分存儲(chǔ)層104a和通道層104b，而將一部分的基板101由開口 105暴露出來。并以多晶硅選擇性地在暴露于外的基板101上形成源極115，使串行104與作為垂直通道式三維NAND閃存元件100的接地層的基板101電性連接(如圖2D所繪示)。
[0056]另外在制作串行104的工藝中，更包括在多層疊層結(jié)構(gòu)10中形成多個(gè)源極接觸結(jié)構(gòu)107。其中，這些源極接觸結(jié)構(gòu)107是沿X軸方向排列設(shè)置，使這些串行104分別被夾設(shè)于相鄰兩源極接觸結(jié)構(gòu)107之間(請(qǐng)參照?qǐng)D1C)。
[0057]在本實(shí)施例中，源極接觸結(jié)構(gòu)107的形成方式，是在形成開口 105的同時(shí)，以刻蝕工藝在硅導(dǎo)電層102、112、122、132和142和絕緣層103形成多個(gè)沿著Y軸方向延伸的條狀開口 108，以暴露出一部份基板101。之后，再于條狀開口的側(cè)壁上形成介電材質(zhì)層107a，并以導(dǎo)電材料107b，例如多晶硅，填滿條狀開口 108，以形成多個(gè)沿著Y軸方向延伸的條狀源極接觸結(jié)構(gòu)107。
[0058]接著，圖案化最上層的含硅導(dǎo)電層102，以在含硅導(dǎo)電層102中形成多條串行選擇線106，并使這些串行選擇線106沿X軸方向延伸。請(qǐng)參照?qǐng)D1D和圖1E，圖1D是繪示在第IB的結(jié)構(gòu)上形成多條串行選擇線106之后的部分結(jié)構(gòu)透視圖。圖1E是根據(jù)圖1D所繪示的結(jié)構(gòu)上視圖。在本發(fā)明的一些實(shí)施例中，圖案化最上層的含硅導(dǎo)電層102的步驟，包括在含硅導(dǎo)電層102上形成多條淺溝111，藉以將最上層的含硅導(dǎo)電層102區(qū)隔成多個(gè)條帶，進(jìn)而定義出多條串行選擇線106。
[0059]其中，每一條串行選擇線106對(duì)應(yīng)一部分的這些條串行104，并且于這對(duì)應(yīng)的串行104電性連結(jié)。例如，在本發(fā)明的一些實(shí)施例之中，串行104可以是以矩陣陣列方式排列，而每一條串行選擇線106可以對(duì)應(yīng)5到10排串行104，并與這5到10排串行104電性連結(jié)。在本發(fā)明的一些實(shí)施例之中，串行104可以是以蜂巢狀陣列方式排列，每一條串行選擇線106則對(duì)應(yīng)4到20排串行104，并與這4到20排串行104電性連結(jié)。
[0060]而在本實(shí)施例之中，串行104是以蜂巢狀陣列方式排列，每一條串行選擇線106則對(duì)應(yīng)4排串行104，并與這4排串行104電性連結(jié)。通過同一條串行選擇線106，可以將這4排串行選擇線106所對(duì)應(yīng)的串行104的存儲(chǔ)單元同時(shí)讀取，進(jìn)而可提高操作速度。再加上，串行104并不采用金屬柵極，因此不需在串行選擇線106之間預(yù)留刻蝕溝道所需的空間，可使串行選擇線106的頻帶寬度因此(bandwidth)擴(kuò)大。不僅可增加垂直通道式三維NAND閃存元件100的儲(chǔ)存容量，亦可使垂直通道式三維NAND閃存元件100的整體功率消耗(powerconsumpt1n)下降，進(jìn)而減少讀取存儲(chǔ)單元時(shí)相鄰存儲(chǔ)單元之間的干擾。
[0061]后續(xù)。在多層疊層結(jié)構(gòu)10中形成多組多層插塞結(jié)構(gòu)110，沿X軸方向排列設(shè)置，將多個(gè)串行104分別夾設(shè)于相鄰兩多層插塞結(jié)構(gòu)110之間。另外，在形成多層插塞結(jié)構(gòu)110的同時(shí)，一般也會(huì)在每一條串行選擇線106上形成一個(gè)接觸插塞114。請(qǐng)參照?qǐng)D1F和圖1G，圖1F是繪示在圖1D所的結(jié)構(gòu)上形成多組多層插塞結(jié)構(gòu)110和接觸插塞114之后的部分結(jié)構(gòu)透視圖。圖1G是根據(jù)圖1F所繪示的結(jié)構(gòu)上視圖。
[0062]在本實(shí)施例之中，每一個(gè)多層插塞結(jié)構(gòu)110包含多個(gè)介層插塞，例如110a、110b、IlOc和IlOd ;且每一個(gè)介層插塞110a、110b、110c和IlOd與含硅導(dǎo)電層112、122、132和142的其中一者對(duì)應(yīng)導(dǎo)通。其中，介層插塞IlOa和含娃導(dǎo)電層112對(duì)應(yīng)導(dǎo)通；介層插塞IlOb和含娃導(dǎo)電層122對(duì)應(yīng)導(dǎo)通；介層插塞IlOc和含娃導(dǎo)電層132對(duì)應(yīng)導(dǎo)通；以及介層插塞I1d和含硅導(dǎo)電層142對(duì)應(yīng)導(dǎo)通。同一組多層插塞結(jié)構(gòu)110的插塞110a、110b、IlOc和110d，是沿Y軸方向排列，而形成一個(gè)平行Y軸方向的直線階梯狀(staircase)結(jié)構(gòu)。但直線階梯狀結(jié)構(gòu)并不以此為限，在本發(fā)明的另一個(gè)實(shí)施例之中，同一組多層插塞結(jié)構(gòu)110的插塞110a、110b、IlOc和110d，可分成多組，例如2組，沿Y軸方向排列，而形成二個(gè)平行Y軸方向的直線階梯狀結(jié)構(gòu)(如圖3所繪示)。
[0063]值得注意的是，兩相鄰多層插塞結(jié)構(gòu)110之間的距離Dl的決定方式，是參考位于兩相鄰多層插塞結(jié)構(gòu)110之間含硅導(dǎo)電層112、122、132和142的整體電阻值，以及考慮垂直通道式三維NAND閃存元件100的操作效能。在本發(fā)明的一些實(shí)施例中，兩相鄰的多層插塞結(jié)構(gòu)110之間的距離Dl，可以實(shí)質(zhì)介于500微米至50微米之間。較佳則可以實(shí)質(zhì)為100微米。
[0064]另外，兩相鄰源極接觸結(jié)構(gòu)107之間的距離D2的決定方式，也是參考位于兩相鄰源極接觸結(jié)構(gòu)107之間基板101 (接地層)的整體電阻值，以及垂直通道式三維NAND閃存元件100的操作效能。在本發(fā)明的一些實(shí)施例之中，相鄰兩源極接觸結(jié)構(gòu)107之間的距離可以實(shí)質(zhì)大于等于20微米(μπι)。
[0065]而值得注意的是，雖然在前述實(shí)施例中(為了簡單說明起見)將兩相鄰的源極接觸結(jié)構(gòu)107之間的距離以及兩相鄰的多層插塞結(jié)構(gòu)110之間的距離繪示為大致相同。亦即是說，一個(gè)源極接觸結(jié)構(gòu)107對(duì)應(yīng)搭配一組多層插塞結(jié)構(gòu)110。但源極接觸結(jié)構(gòu)107和多層插塞結(jié)構(gòu)110的配置并不以此為限定。在本發(fā)明的其他實(shí)施例之中，兩相鄰的源極接觸結(jié)構(gòu)107之間的距離以及兩相鄰的多層插塞結(jié)構(gòu)110之間的距離可以不同。換言之，兩相鄰多層插塞結(jié)構(gòu)110之間可以包含更多源極接觸結(jié)構(gòu)107。后續(xù)，于源極接觸結(jié)構(gòu)107上方形成多條源極線118，使源極線118沿Y軸方向延伸，并且與源極接觸結(jié)構(gòu)107電性連接。并在串行選擇線106上方形成多條位線116，使每一條位線116沿Y軸方向延伸，并和同一條串行選擇線106中的一串行104對(duì)應(yīng)電性連接。請(qǐng)參照?qǐng)D1H，圖1H是繪示在圖1G的結(jié)構(gòu)上形成多條源極線118和位線116之后的結(jié)構(gòu)上視圖。在本實(shí)施例之中，源極線118和位線116平行，且二者與串行選擇線106直交。
[0066]在本發(fā)明的一些實(shí)施例中，源極線118和位線116可以形成于相同或不同的金屬內(nèi)聯(lián)機(jī)層Ml中。例如請(qǐng)參照?qǐng)D4A和圖4B，圖4A是沿著圖1H所繪示的切線SI所繪示的部分結(jié)構(gòu)剖面圖；圖48是沿著圖1H所繪示的切線S2所繪示的部分結(jié)構(gòu)剖面圖。在本實(shí)施例之中，源極線118和位線116是形成于相同的金屬層內(nèi)聯(lián)機(jī)層Ml中。每一條位線116則是通過位于串行104與金屬內(nèi)聯(lián)機(jī)層Ml之間的導(dǎo)孔119，與一條對(duì)應(yīng)的串行104電性連接。
[0067]另外值得注意的是，雖然在前述的實(shí)施例中，皆是以基板101作為接地層(grounding layer)，使串行104的源極115通過基板101和源極接觸結(jié)構(gòu)107而與源極線118電性連接。但垂直通道式三維NAND閃存元件100的接地層結(jié)構(gòu)并不以此為限。請(qǐng)參照?qǐng)D5，圖5是根據(jù)本發(fā)明的另一實(shí)施例所繪示的接地層301、源極接觸結(jié)構(gòu)107與源極線118的部分結(jié)構(gòu)剖面示意圖。
[0068]在本實(shí)施例中，圖5的結(jié)構(gòu)與圖4B的結(jié)構(gòu)類似，差別在于接地層301，可以是位于基板101和含硅導(dǎo)電層142之間的另一個(gè)導(dǎo)電材質(zhì)層。串行104的源極115是通過接地層301、源極接觸結(jié)構(gòu)107而與源極線118電性連接。其中，基板101和接地層301之間，以及接地層301和含硅導(dǎo)電層142之間，分別以一絕緣層303加以隔離。
[0069]接著，再于多層插塞結(jié)構(gòu)110、位線116和源極線118上方形成多條金屬字線117a、117b、117c和117d，沿X軸方向延伸，并使每一條金屬字線117a、117b、117c或117d與導(dǎo)通同一個(gè)含硅導(dǎo)電層112、122、132或142的多個(gè)介層插塞110a、110b、IlOc或IlOd電性連接。另外，在形成金屬字線117a、117b、117c和117d的同時(shí)，一般也會(huì)形成串接金屬線113，用來與連接串行選擇線106的接觸插塞114電性連接。
[0070]例如請(qǐng)參照?qǐng)D1I，圖1I是繪示在圖1H的結(jié)構(gòu)上形成多條金屬字線117a、117b、117c和117d以及串接金屬線113之后的結(jié)構(gòu)上視圖。在本實(shí)施例之中，金屬字線117a與位于不同組多層插塞結(jié)構(gòu)110中，且同時(shí)導(dǎo)通含硅導(dǎo)電層112的多個(gè)介層插塞IlOa電性連接；金屬字線117b與位于不同組多層插塞結(jié)構(gòu)110中，且同時(shí)導(dǎo)通含硅導(dǎo)電層122的多個(gè)介層插塞IlOb電性連接；金屬字線117c與位于不同組多層插塞結(jié)構(gòu)110中，且同時(shí)導(dǎo)通含硅導(dǎo)電層132的多個(gè)介層插塞IlOc電性連接；金屬字線117c與位于不同組多層插塞結(jié)構(gòu)110中，且同時(shí)導(dǎo)通含硅導(dǎo)電層132的多個(gè)介層插塞IlOc電性連接。
[0071]而同一組多層插塞結(jié)構(gòu)110的插塞110a、110b、IlOc和110d，則是按照直線階梯狀結(jié)構(gòu)高低順序排列，而與按照位置順序排列的金屬字線117a、117b、117c和117d彼此對(duì)應(yīng)并電性連接。例如在本實(shí)施例之中，插塞I1a對(duì)應(yīng)并電性連接金屬字線117a ;插塞IlOb對(duì)應(yīng)并電性連接金屬字線117b ;插塞IlOc對(duì)應(yīng)并電性連接金屬字線117c ;插塞IlOd對(duì)應(yīng)并電性連接金屬字線117d。換言之，同一組多層插塞結(jié)構(gòu)110的插塞110a、110b、IlOc和IlOd的配置，必須配合金屬字線117a、117b、117c和117d的位置而定。在本發(fā)明的一些實(shí)施例中，金屬字線117a、117b、117c和117d之間的間距彼此相等。因此同一組多層插塞結(jié)構(gòu)110中插塞110a、110b、IlOc和IlOd的配置可以是等距配置。
[0072]但，在本發(fā)明的另一些實(shí)施例之中，同一組多層插塞結(jié)構(gòu)110中插塞110a、110b、IlOc和IlOd的配置可以是不等距配置。請(qǐng)參照?qǐng)D6A和圖6B，圖6A是沿著圖1I所繪示的切線S3所繪示的部分結(jié)構(gòu)剖面圖；圖6B是沿著圖1I所繪示的切線S4所繪示的部分結(jié)構(gòu)剖面圖。在本實(shí)施例之中，由于金屬字線117a、117b、117c和117d是與連接接觸插塞114的串接金屬線113形成在相同的金屬內(nèi)聯(lián)機(jī)層M2中，并且具有相同的延伸方向。換句話說，串接金屬線113是穿插排列于金屬字線117a、117b、117c和117d之間。
[0073]因此，為了避免插塞110a、110b、110c和IlOd與串接金屬線113產(chǎn)生非必要的電性連結(jié)，在本實(shí)施例之中，同一組多層插塞結(jié)構(gòu)110的插塞IlOb和IlOc之間的距離P2會(huì)較同一組多層插塞結(jié)構(gòu)110的插塞IlOa和IlOb之間的距離P2或插塞IlOc和IlOd之間的距離P3長。其中，距離P3和P3可以相等。
[0074]在本發(fā)明的一些實(shí)施例之中，而同一組多層插塞結(jié)構(gòu)110中插塞110a、110b、110c和IlOd的配置中，至少會(huì)有N個(gè)不相等的距離。其中N等于與同一組多層插塞結(jié)構(gòu)110的插塞110a、110b、IlOc和IlOd交互排列的串接金屬線113 (或等于串行選擇線106)的數(shù)量。后續(xù)再進(jìn)行多個(gè)后段工藝(未繪示)，即完成垂直通道式三維NAND閃存元件100的制備(以圖1I來表示)。由于，在本發(fā)明的實(shí)施例中，垂直通道式三維NAND閃存元件100是采用含硅導(dǎo)電層112、122、132和142作為柵極；并通過多層插塞結(jié)構(gòu)110和金屬字線117a、117b、117c和117的設(shè)置，降低含硅導(dǎo)電層112、122、132和142的柵極的整體電阻值，甚至達(dá)到與金屬柵極相同的阻值，可減少柵極電阻與電容所造成的信號(hào)傳遞延遲現(xiàn)象。因此，采用本發(fā)明所提供的垂直通道式三維NAND閃存元件100，可以避免金屬柵極工藝，因過鍍刻蝕或殘留犧牲層而對(duì)垂直通道式三維NAND閃存元件100所造成的不良影響。再加上，垂直通道式三維NAND閃存元件100的制作過程中并不需要在多層疊層結(jié)構(gòu)10中形成用來刻蝕犧牲層的溝道。因此，可以減少兩相鄰串行選擇線106之間的距離，進(jìn)一步擴(kuò)大串行選擇線106的頻帶寬度，增加可容納串行104的數(shù)量，擴(kuò)大存儲(chǔ)器空間容量。
[0075]請(qǐng)參照?qǐng)D7，圖7是根據(jù)本發(fā)明的另一實(shí)施例所繪示的三維存儲(chǔ)器元件200的部分結(jié)構(gòu)上視圖。三維存儲(chǔ)器元件200的結(jié)構(gòu)垂直通道式三維NAND閃存元件100相似，差別僅在于三維存儲(chǔ)器元件200具有數(shù)量更多的多層插塞結(jié)構(gòu)110和源極接觸結(jié)構(gòu)107。巨觀而言，多層插塞結(jié)構(gòu)110與每一條沿著X方向延伸的串行選擇線106相互重疊，而將每一條串行選擇線106區(qū)隔成多個(gè)區(qū)域A。在本實(shí)施例中，多層插塞結(jié)構(gòu)110將每一條串行選擇線106區(qū)隔成至少10個(gè)區(qū)域A。其中，每一個(gè)區(qū)域A上配置一個(gè)接觸插塞114，分別經(jīng)由一條串接金屬線113電性連結(jié)至譯碼器(未繪示)中。
[0076]為了清楚描述起見，圖5省略部分元件，例如金屬字線117a、117b、117c和117d、源極線118，而未加以繪示。該領(lǐng)域中具有通常知識(shí)者，當(dāng)能由前述說明內(nèi)容并參照相關(guān)圖式，了解三維存儲(chǔ)器元件200的配置。
[0077]根據(jù)上述實(shí)施例，本發(fā)明是在提供一種存儲(chǔ)器元件及其制作方法。其是在三維存儲(chǔ)器元件的多層疊層結(jié)構(gòu)中形成多組沿著串行選擇線平行排列設(shè)置的多層插塞結(jié)構(gòu)，將形成于多層疊層結(jié)構(gòu)中的多條串行分別夾設(shè)于兩相鄰的多層插塞結(jié)構(gòu)之間，并且使多層插塞結(jié)構(gòu)所包含的每一個(gè)介層插塞，分別與多層疊層結(jié)構(gòu)中的一個(gè)含硅導(dǎo)電層對(duì)應(yīng)導(dǎo)通。并以金屬字線將導(dǎo)通同一含硅導(dǎo)電層的多個(gè)介層插塞電性連接。通過多層插塞結(jié)構(gòu)和金屬字線的連接，來降低三維存儲(chǔ)器元件中柵極層的整體電阻率，以減少柵極電阻與電容所造成的信號(hào)傳遞延遲現(xiàn)象。又由于三維存儲(chǔ)器元件是采用含硅導(dǎo)電材質(zhì)作為柵極，不需額外形成金屬柵極，可擴(kuò)大串行選擇線的頻帶寬度，解決已知技術(shù)，因?yàn)槭褂媒饘贃艠O工藝所導(dǎo)致的儲(chǔ)存容量與工藝良率無法提高的問題。
[0078]在本發(fā)明的一些實(shí)施例中，還包括在三維存儲(chǔ)器元件的多層疊層結(jié)構(gòu)中形成多個(gè)源極接觸結(jié)構(gòu)，平行串行選擇線的延伸方向排列設(shè)置，將形成于多層疊層結(jié)構(gòu)中的多條串行分別夾設(shè)于兩相鄰的源極接觸插塞之間，并且垂直沿伸穿過多層疊層結(jié)構(gòu)而與基板電性連接。通過源極接觸結(jié)構(gòu)的設(shè)置，亦可達(dá)到降低三維存儲(chǔ)器元件中源極的整體電阻率，以減少源極電阻與電容所造成的信號(hào)傳遞延遲現(xiàn)象。
[0079]雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)器元件，包括: 多個(gè)含硅導(dǎo)電層，相互平行地垂直疊層于一基板上； 多條串行選擇線(String Select1n Lines，SSLs)，位于這些含娃導(dǎo)電層上方，并沿一第一方向延伸； 多條串行(strings)垂直于這些含硅導(dǎo)電層和這些串行選擇線，且電性連接至這些串行選擇線； 多條位線(bit lines)，位于這些串行選擇線上方，并沿一第二方向延伸，分別與這些串行電性連接； 多組多層插塞結(jié)構(gòu)，沿該第一方向排列設(shè)置，將這些條串行分別夾設(shè)于這些多層插塞結(jié)構(gòu)的相鄰二者間；其中，每一這些多層插塞結(jié)構(gòu)包含多個(gè)介層插塞，每一這些介層插塞與這些含硅導(dǎo)電層之一者對(duì)應(yīng)導(dǎo)通；以及 多條金屬字線(metal strapped word line)，沿該第一方向延伸；其中，每一這些金屬字線與導(dǎo)通這些含硅導(dǎo)電層之同一者的這些介層插塞電性連接。2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中兩相鄰的這些多層插塞結(jié)構(gòu)之間具有介于500微米(μπι)至50微米之間的一距離。3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中每一這些多層插塞結(jié)構(gòu)的這些插塞沿該第二方向排列，形成一階梯狀(staircase)結(jié)構(gòu)。4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器元件，其中每一這些多層插塞結(jié)構(gòu)的這些插塞彼此之間具有至少N種不同間距，其中N等于這些串行選擇線的個(gè)數(shù)。5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，其中這些多層插塞結(jié)構(gòu)與每一這些串行選擇線重疊，而將每一這些串行選擇線區(qū)隔成多個(gè)區(qū)域；其中每一這些區(qū)域，是通過一接觸插塞與一串接金屬線電性連接。6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器元件，更包括:多個(gè)源極接觸結(jié)構(gòu)，沿該第一方向排列設(shè)置，使這些條串行分別被夾設(shè)于這些源極接觸插塞的相鄰二者間。7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器元件，其中每一這些源極接觸結(jié)構(gòu)是沿著該第二方向呈條狀延伸，并且垂直沿伸穿過這些含硅導(dǎo)電層，而與該基板電性連接。8.根據(jù)權(quán)利要求6所述的存儲(chǔ)器元件，還包括: 一接地層，位于這些含硅導(dǎo)電層和該基板之間；以及 多個(gè)源極，每一這些串行通過這些源極其中之一者而與該接地層電性接觸；其中，每一這些源極接觸結(jié)構(gòu)與該接地層電性接觸。9.一種存儲(chǔ)器元件的制作方法，包括: 于一基板上形成垂直疊層且相互平行的多個(gè)含硅導(dǎo)電層； 形成多條串行垂直穿設(shè)這些含硅導(dǎo)電層； 于這些含硅導(dǎo)電層上形成多條串行選擇線，并使這些串行選擇線沿一第一方向延伸，且電性連接相對(duì)應(yīng)的這些串行； 形成多組多層插塞結(jié)構(gòu)，沿該第一方向排列設(shè)置，將這些條串行分別夾設(shè)于這些多層插塞結(jié)構(gòu)的相鄰二者間；其中，每一這些多層插塞結(jié)構(gòu)包含多個(gè)介層插塞，每一這些介層插塞與這些含硅導(dǎo)電層之一者對(duì)應(yīng)導(dǎo)通； 于這些串行選擇在線方形成多條位線，使這些位線沿一第二方向延伸，并與多條這些串tx電性連接；以及 于這些多層插塞結(jié)構(gòu)上方形成多條金屬字線，使這些金屬字線沿該第一方向延伸；其中，每一這些金屬字線與導(dǎo)通這些含硅導(dǎo)電層之同一者的這些介層插塞電性連接。10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器元件的制作方法，更包括形成多個(gè)源極接觸結(jié)構(gòu)，沿該第一方向排列設(shè)置，使這些條串行分別被夾設(shè)于這些源極接觸插塞的相鄰二者間。
【文檔編號(hào)】H01L27/115GK105990354SQ201510042457
【公開日】2016年10月5日
【申請(qǐng)日】2015年1月28日
【發(fā)明人】陳士弘
【申請(qǐng)人】旺宏電子股份有限公司