本發(fā)明大體上涉及半導體裝置，且特別涉及多溝槽半導體裝置。

背景技術(shù)：

功率半導體裝置的性能一般來說由若干參數(shù)定義且溝槽(垂直)裝置的性能特定來說也由若干參數(shù)定義。在所述參數(shù)中，導通電阻R_DSON及崩潰電壓BV似乎彼此抵消：一者的改善常常以另一者為代價。舉例來說，當電流路徑當中的摻雜劑濃度增加(此情況帶來導通電阻R_DSON改善)時，崩潰電壓BV下降，此情況對裝置性能來說是不利的。已提出若干方法以推進導通電阻與崩潰電壓之間的平衡界限。

德克薩斯儀器(TI)已在US 2010/0264486 A1中提出一種方法且所述方法稍后由東芝(Toshiba)(小林(Kobayashi)等人的第27次國際功率半導體裝置及IC會議的會議記錄，2015)論證。所述方法提出變化溝槽中的場板的氧化物的厚度。具體來說，以不同步驟使場板結(jié)構(gòu)的氧化物從溝槽頂端朝向溝槽底部逐漸較厚。在TI公開案與東芝論證之間存在五年的跨越。

由威力(Maxpower)(US 8,354,711 B2)提出的另一方法為將場板結(jié)構(gòu)劃分成多個彼此隔離區(qū)段，其中每一區(qū)段具有可獨立于每一溝槽中的其它區(qū)段偏壓的獨立場板。

技術(shù)實現(xiàn)要素：

本發(fā)明人認識到，盡管所提出方法之后的理論似乎合理，但仍存在將使此些裝置難以大量生產(chǎn)的重大制造挑戰(zhàn)。舉例來說，在TI過程中，場板溝槽中存在至少兩個轉(zhuǎn)變點：將場板結(jié)構(gòu)劃分成多個區(qū)段，及區(qū)段各自具有狹窄地定義的長度及氧化物厚度?？刂贫鄠€蝕刻過程并控制不同氧化物厚度是至關(guān)重要且具挑戰(zhàn)性的。

威力提議要求溝槽中的多個彼此隔離場板且場板由二氧化硅薄膜的薄層分離。為行之有效，需要個別地電偏壓多個場板。偏壓必定為設(shè)計及裝置操作添加復雜性。另外，裝置取決于在溝槽中相對于經(jīng)摻雜層精確放置氧化物薄膜且此情況給裝置制造添加困難。

本發(fā)明人也認識到，在現(xiàn)代半導體過程技術(shù)中，某些過程可較容易地控制。其為外延層生長、溝槽蝕刻及結(jié)晶硅表面上的氧化物薄膜形成。通過利用較容易控制過程，本發(fā)明人發(fā)明了可容易地適于制造例如功率MOSFET及功率整流器的裝置的新穎方法。

新穎過程是基于將具有預定義深度的場板溝槽放置于具有特定電阻率的半導體外延層的階層中。在其最簡單實施方案中，具有兩個交替不同深度的場板溝槽以重復圖案安置。較淺溝槽的深度約等于第一外延層的厚度，且較深溝槽的深度小于第一外延層及緊靠地位于第一外延層下方的第二外延層的累加厚度。換句話說，較淺溝槽穿越第一外延層且較深溝槽完全穿透第一外延層且部分穿透第二外延層。第一及第二外延層具有不同摻雜劑濃度——第一外延層比第二外延層經(jīng)較重摻雜。兩外延層中的主要摻雜劑具有相同極性。

場板溝槽經(jīng)配置以接近經(jīng)設(shè)計以維持高反向偏壓的p-n結(jié)及外延層中與p-n結(jié)相關(guān)聯(lián)的空乏區(qū)。一個此配置為具有由二氧化硅層與溝槽壁電絕緣的經(jīng)摻雜多晶硅芯體的溝槽。在相對于p-n結(jié)適當?shù)仄珘憾嗑Ч栊倔w的情況下，早期傾向于到達崩潰的位點處的峰值電場將減少，因此p-n結(jié)可橫跨其維持較高反向偏壓電壓。

本發(fā)明概念在此兩個溝槽配置之后可容易地擴展到三個或三個以上溝槽及三個或三個以上外延層階層。以下章節(jié)中的示范性實施方案將用于較全面地解釋此本發(fā)明概念。

可以說，半導體處理領(lǐng)域的技術(shù)人員可閱讀本發(fā)明并了解可實施本發(fā)明的過程的穩(wěn)定性并因而了解可預測的良好裝置性能。此情況是因為本發(fā)明的實施方案并不取決于控制如已知領(lǐng)域中規(guī)定的步驟的難度且顯而易見下文所描述的實施例的實施穩(wěn)定性。

定義

用于本發(fā)明中的術(shù)語一般具有屬于本發(fā)明的上下文內(nèi)的所屬領(lǐng)域中的普通含義。下文論述某些術(shù)語以為考慮本發(fā)明的說明書的從業(yè)者提供額外指導。將了解，相同事物可以一種以上方式述說。因此，可使用替代性語言及同義語。

半導體芯片為例如硅、鍺、碳化硅、金剛石、砷化鎵及氮化鎵的半導電材料的厚塊。半導體芯片通常具有主要為結(jié)晶平面的兩個平行表面平面。集成電路建置于半導體芯片中及頂表面上；最近，一些集成電路元件已垂直于頂表面建置于半導體芯片的塊體中。在本發(fā)明中，術(shù)語芯片的頂表面或芯片表面用于意味著半導體芯片的頂部平行表面，其中半導體材料接觸例如介電或?qū)щ姴牧系钠渌牧稀?/p>

溝槽為某些集成電路芯片中的結(jié)構(gòu)元件。溝槽通常由半導體芯片表面上的光致抗蝕劑薄膜中的圖案化圖像形成，接著從不存在光致抗蝕劑的芯片處移除材料得到。通常用 反應性離子蝕刻過程完成材料移除。當從芯片表面檢視時溝槽通常具有長條紋式重復圖案。溝槽的壁為從芯片表面延伸到溝槽底部的半導體材料的垂直表面。在本發(fā)明中，溝槽的寬度為兩個對置溝槽壁之間的距離且溝槽的長度為正交于溝槽的寬度及深度的長尺寸。在垂直于芯片的頂表面的方向上測量溝槽的深度且其為從芯片的頂表面到蝕刻步驟的端點(亦即，溝槽的底部)的測量。

MOSFET為四端子電子電路元件。電流可流動于源極端子與漏極端子之間的溝道中，且電流的量值可由柵極端子及主體區(qū)處的電壓控制。在MOSFET中，電流可以溝道的兩個方向流動。在許多溝槽MOSFET中，柵極建置于溝槽中且主體區(qū)內(nèi)部短路到源極區(qū)。

整流器為兩端子電路元件。取決于橫跨端子的電壓極性，電流可或不可流動于陽極與陰極之間。在由二極管并入制成的SBR整流器中，也存在柵極結(jié)構(gòu)。SBR整流器也可與其中安置有柵極或場板或所述兩者的溝槽一起垂直建置。

外延層(外延層(epi-layer))在本發(fā)明中是指通過外延生長形成于(例如)另一單晶半導體層的襯底上的單晶半導體層。襯底可經(jīng)重摻雜以減少裝置電阻。摻雜劑可在其形成期間或在其形成之后通過離子植入并入外延層中。集成電路元件通常建置于外延層中。在本發(fā)明中，半導體芯片包括具有不同摻雜劑濃度的外延層階層。當外延層最初形成時，兩個鄰近外延層之間的摻雜劑濃度差異可少到5％。在裝置制造期間，高溫過程可致使外延層中的摻雜劑擴散，因此在制造過程完成時，鄰近外延層之間的接口可失去其清晰度并變成摻雜劑濃度逐步改變的接口區(qū)域或區(qū)。區(qū)域可在一些狀況下占據(jù)外延層的至多30％厚度。

MOSFET中的源極及漏極是指源極及漏極端子或連接到相應端子的半導體芯片中的兩個區(qū)。在垂直MOSFET中，漏極可在芯片表面的頂部處呈稱為下源極的配置，或在芯片底部處呈稱為下漏極的配置。

MOSFET或整流器的正向電壓(V_F)為當特定量的電流流過裝置時裝置處的電壓測量。其為功率裝置中的優(yōu)值，此是由于其表示當正向驅(qū)動裝置時歸因于歐姆加熱的功率損耗(IV_F)。

MOSFET或整流器的導通電阻(R_DSON)為以設(shè)定電壓正向驅(qū)動的裝置的電流測量。其為功率裝置中的優(yōu)值，此是由于其表示歸因于歐姆加熱的功率損耗。

MOSFET或整流器的阻斷電壓(BV)為在裝置進入“崩潰”模式之前橫跨裝置的反向偏壓結(jié)的最大電壓測量。其為功率裝置中的優(yōu)值，此是由于其表示裝置的最大操作電壓。

功率MOSFET或整流器中的場板為靠近p-n結(jié)安置的導電元件且當適當?shù)仄珘簳r，其可有效地變更靠近p-n結(jié)的電場分布以增加其崩潰電壓。場板可為裝置表面處的多晶硅結(jié)構(gòu)或在場板溝槽內(nèi)部。垂直MOSFET或整流器中的場板溝槽具有安置于溝槽內(nèi)部且由介電材料層從MOSFET溝道屏蔽的例如經(jīng)摻雜多晶硅的導電元件。其經(jīng)配置以增加主體區(qū)與襯底之間的崩潰電壓。

附圖說明

圖1描繪體現(xiàn)本發(fā)明的某些方面的部分完成裝置的橫截面圖。

圖2描繪體現(xiàn)本發(fā)明的某些方面的部分完成裝置的橫截面圖。

圖3及3A描繪體現(xiàn)本發(fā)明的某些方面的部分完成裝置的橫截面圖。

圖4及4A描繪體現(xiàn)本發(fā)明的某些方面的部分完成裝置的橫截面圖。

圖5描繪體現(xiàn)本發(fā)明的某些方面的部分完成裝置的橫截面圖。

圖6描繪體現(xiàn)本發(fā)明的某些方面的部分完成裝置的橫截面圖。

圖7描繪包含兩個溝槽的重復圖案的溝槽掩模的一部分。

具體實施方式

實例1

圖1描繪體現(xiàn)本發(fā)明的一些方面的部分完成裝置100的示意性橫截面圖。此裝置可為功率MOSFET或功率整流器且其建置于包括兩個外延層130及140的硅芯片中。兩外延層主要摻雜有n型摻雜劑且外延層140比外延層130經(jīng)較重摻雜。圖1的中間為場板溝槽110及側(cè)接場溝槽110的兩個其它場板溝槽120。溝槽110及120是從芯片表面141向下蝕刻的。溝槽110的底部在兩個外延層140及130的接口區(qū)處。溝槽120比溝槽110經(jīng)較深蝕刻且其底部穿透到外延層130中，經(jīng)過外延層130及其上方的外延層的接口區(qū)。

在圖1中所描繪的每一場板溝槽中，存在兩個多晶硅材料區(qū)段。在溝槽110中，下部部分112為場板電極且上部部分114為柵極電極。兩個區(qū)段由介電層(在此實例中其包括二氧化硅)彼此絕緣。也可使用例如氮氧化硅的其它介電材料。

場板電極112由介電層116與外延層140間隔開且柵極電極114由柵極氧化物層118與外延層140間隔開。在此實例中，柵極氧化物層包括二氧化硅。也可使用例如氮氧化硅及其它金屬氧化物的其它介電材料?？拷鼥艠O氧化物118的外延層140可相對摻雜有例如硼的p型摻雜劑。此區(qū)在所屬領(lǐng)域中稱為MOSFET或整流器的主體區(qū)。如圖1中 所描繪，介電層116比柵極氧化物118厚。

側(cè)接場板溝槽110的為兩個場板溝槽120，其比場板溝槽110深。在溝槽120中，多晶硅材料的下部部分122為場板電極且上部部分124為柵極電極。兩個區(qū)段也由介電層(在此實例中其包括二氧化硅)彼此絕緣。也可使用例如氮氧化硅的其它介電材料。

場板電極122由介電層126與外延層140間隔開且柵極電極124由柵極氧化物層128與外延層140間隔開。在此實例中，柵極氧化物層包括二氧化硅。也可使用例如氮氧化硅及其它金屬氧化物的其它介電材料?？拷鼥艠O氧化物118的外延層140可相對摻雜有例如硼的p型摻雜劑。此區(qū)在所屬領(lǐng)域中稱為MOSFET或整流器的主體區(qū)。如圖1中所描繪，介電層126比柵極氧化物128厚。介電層126的厚度類似于介電層116的厚度，且柵極氧化物層128的厚度類似于柵極氧化物層118的厚度。

在柵極電極114及124上的為介電材料層170(其在此實例中為二氧化硅)。也可使用例如氮化硅及氮氧化硅及其它金屬氧化物的其它介電材料。介電材料層170使柵極電極114及124與接觸外延層140及靠近芯片表面141的主體區(qū)的金屬層180絕緣。

金屬層180可包括例如鋁、銅、鈦、鉑的金屬或金屬組合。取決于金屬及摻雜物質(zhì)及外延層140中接觸處的濃度，在金屬180與外延層140的接口處，可形成肖特基二極管、穿隧二極管或歐姆接觸。

如果在主體區(qū)頂部處的靠近柵極電極114及124的外延層相對摻雜有例如磷及砷的n型摻雜劑以制成源極區(qū)，那么裝置100為MOSFET。如果源極區(qū)不存在，那么裝置100可為整流器。

實例2

圖2描繪也體現(xiàn)本發(fā)明的一些方面的另一裝置200的示意性橫截面。裝置200可為MOSFET或整流器。

裝置200包括場板溝槽210及220的重復圖案，所述兩溝槽都從芯片表面241蝕刻到半導體芯片中。當?shù)撞康竭_外延層230及240的接口區(qū)時，場板溝槽210的蝕刻停止。場板溝槽220比溝槽210經(jīng)較深蝕刻。在此實施例中，蝕刻繼續(xù)通過外延層230與外延層230上方的外延層240的接口區(qū)且在底部穿透到外延層230中之后停止。在此方面中，裝置200類似于先前段落中所描述的裝置100。

裝置200與裝置100的區(qū)別在于在裝置200中，兩個淺場板溝槽210彼此相鄰安置，而在裝置100中，每一淺場板的兩側(cè)側(cè)接較深場板溝槽120。

實例3

圖3及3A描繪也體現(xiàn)本發(fā)明的一些方面的另一裝置300的示意性橫截面。裝置300 可為MOSFET或整流器。

在裝置300中，柵極電極及場板電極并不安置于如裝置100及200的常見溝槽中，而是安置于分離溝槽中。

裝置300的場板溝槽的重復圖案類似于圖1中所描繪的圖案。場板溝槽310對應于圖1的場板溝槽110且場板溝槽320對應于場板溝槽120。然而，柵極電極314在安置于鄰近場板溝槽310與320之間的柵極溝槽390中。柵極電極314由柵極介電質(zhì)318與外延層340間隔開。場板電極322接觸金屬元件380，在此實例中金屬元件也接觸靠近芯片的頂表面的外延層340。如果需要以不同于源極電勢的電勢偏壓場板電極322及312，那么電極將彼此電絕緣。

類似于裝置100及200，場板溝槽310底部靠近兩個外延層340及330的邊界，且較深場板溝槽經(jīng)過兩個鄰近外延層的過渡區(qū)。

實例4

圖4及4A描繪也體現(xiàn)本發(fā)明的一些方面的另一裝置400的示意性橫截面。裝置400可為MOSFET或整流器。

裝置400類似于圖3中所描繪的裝置300。兩個裝置在柵極結(jié)構(gòu)方面不同。雖然裝置300中的柵極電極安置于柵極溝槽390中，但裝置400中的柵極結(jié)構(gòu)在芯片表面441上。柵極氧化物418安置于柵極電極414下的芯片表面441上，且其使柵極電極414與外延層440及430分離。每一柵極結(jié)構(gòu)的每一側(cè)側(cè)接場板溝槽410及420。裝置400的場板溝槽的結(jié)構(gòu)類似于裝置300的場板溝槽的結(jié)構(gòu)。

實例5

圖5描繪也體現(xiàn)本發(fā)明的一些方面的另一裝置500的示意性橫截面。裝置500可為MOSFET或整流器。

裝置500建置于包括具有不同摻雜劑濃度的三個外延層的半導體芯片中。外延層5440比外延層530經(jīng)較重摻雜但比外延層540經(jīng)較輕摻雜，相比外延層5440及530，外延層540最接近芯片表面541。

裝置500包括場板溝槽510、520及5110的重復圖案，所有溝槽都從芯片表面541蝕刻到半導體芯片中。當?shù)撞康竭_外延層540及5440的接口區(qū)時，場板溝槽510的蝕刻停止。場板溝槽5110比溝槽510經(jīng)較深蝕刻且其底部到達外延層5440及530的接口區(qū)。場板溝槽520比溝槽5110經(jīng)較深蝕刻。在此實施例中，場板溝槽繼續(xù)通過外延層530與外延層530上方的外延層5440的接口區(qū)，且在底部穿透到外延層530中之后停止。

在此示范性裝置500的場板溝槽的重復圖案中，場板溝槽5110中的每一者的兩側(cè) 側(cè)接兩個較淺場板溝槽510，且兩個較深場板溝槽520安置于遠離場板溝槽5110的每一場板溝槽510的另一側(cè)上。

實例6

圖6描繪也體現(xiàn)本發(fā)明的一些方面的另一裝置600的示意性橫截面。裝置600可為MOSFET或整流器。

類似于裝置500，裝置600建置于包括具有不同摻雜劑濃度的三個外延層的半導體芯片中。外延層6440比外延層630經(jīng)較重摻雜但比外延層640經(jīng)較輕摻雜，相比外延層6440及630，外延層640更接近芯片表面641。

裝置600包括場板溝槽610、620及6110的重復圖案，所有溝槽都從芯片表面641蝕刻到半導體芯片中。當?shù)撞康竭_外延層640及6440的接口區(qū)時，場板溝槽610的蝕刻停止。場板溝槽6110比溝槽610經(jīng)較深蝕刻且底部到達外延層6440及630的接口區(qū)。場板溝槽620比溝槽6110經(jīng)較深蝕刻。在此實施例中，場板溝槽繼續(xù)通過外延層630與外延層630上方的外延層的接口區(qū)，且在底部穿透到外延層630中之后停止。

在此示范性裝置600的場板溝槽的重復圖案中，每一其它場板溝槽為其底部在具有相同摻雜劑極性且具有不同摻雜劑濃度的兩個外延層的過渡區(qū)處的線場板溝槽。

實例7

圖7描繪包含兩個場板溝槽710及720的重復圖案的溝槽掩模700的一部分的示意性表示。此掩模可用于制造如圖1到圖6中所描繪的MOSFET或整流器。舉例來說，條帶710可對應于溝槽110且條帶720可對應于溝槽120。取決于特定設(shè)計，條帶710及720可或可并不具有相等寬度。