用于形成接觸件的摻雜保護層的制作方法
【專利摘要】本發(fā)明提供了形成半導體器件的機制的實施例。該半導體器件包括具有第一摻雜區(qū)和第二摻雜區(qū)的半導體襯底以及形成在半導體襯底上的柵疊層。該半導體器件也包括形成在柵疊層的側壁上的主間隔件層。半導體器件還包括形成在主間隔件層和半導體襯底之間的保護層，并且保護層摻雜有四價元素。此外，該半導體器件包括形成在半導體襯底和柵疊層上的絕緣層以及形成在絕緣層內的接觸件。該接觸件具有與第一摻雜區(qū)相接觸的第一部分且具有與第二摻雜區(qū)相接觸的第二部分。第一部分比第二部分更深地延伸到半導體襯底中。本發(fā)明還提供了用于形成接觸件的摻雜保護層。
【專利說明】用于形成接觸件的摻雜保護層

【技術領域】
[0001] 本發(fā)明一般地涉及半導體【技術領域】，更具體地，涉及半導體器件及其形成方法。

【背景技術】
[0002] 半導體集成電路（1C)行業(yè)已經歷了快速發(fā)展。由于1C材料和設計方面技術的進 步已生產了多代1C,其中，每一代都比上一代具有更小和更復雜的電路。然而，這些進步已 增加了處理和制造1C的復雜度。
[0003]例如，接觸件通常是形成在集成電路內的垂直互連結構，其將半導體器件的擴散 區(qū)和/或柵電極連接至互連層。為了形成功能集成電路，形成在半導體襯底內的獨立的半 導體器件通常通過接觸件彼此電連接。形成電連接至半導體襯底內的越來越小的半導體元 件的接觸件變得更困難。
[0004] 因此，期望一種改進的技術，以形成半導體器件內的可靠接觸件結構。


【發(fā)明內容】

[0005]為了解決現有技術中所存在的缺陷，根據本發(fā)明的一方面，提供了一種半導體器 件，包括：半導體襯底，具有第一摻雜區(qū)和第二摻雜區(qū)；柵疊層，形成在所述半導體襯底上； 主間隔件，形成在所述柵疊層的側壁上；保護層，形成在所述主間隔件和所述半導體襯底之 間，其中，所述保護層摻雜有四價元素；絕緣層，形成在所述半導體襯底和所述柵疊層的上 方；以及接觸件，形成在所述絕緣層內，其中，所述接觸件具有與所述第一摻雜區(qū)相接觸的 第一部分，并且所述接觸件具有與所述第二摻雜區(qū)相接觸的第二部分，所述第一部分比所 述第二部分更深地延伸到所述半導體襯底內。
[0006]在該半導體器件中，所述保護層包括氧化層。
[0007]在該半導體器件中，所述接觸件的所述第一部分延伸到所述第一摻雜區(qū)中的第一 距離處，并且所述第一距離在約5蓋至約3ΘΛ的范圍內。
[0008]在該半導體器件中，所述接觸件的第二部分延伸到所述第二摻雜區(qū)中的第二距離 處，并且所述第二距離在約3矗至約2〇久的范圍內。
[0009]在該半導體器件中，所述接觸件和所述第二摻雜區(qū)的邊界之間的距離在約15A至 約25A的范圍內。
[0010]在該半導體器件中，所述保護層的第一部分形成在所述柵疊層的側壁上，并且所 述保護層的第二部分夾置在所述主間隔件層的底部和所述半導體襯底之間。
[0011]在該半導體器件中，摻雜在所述保護層的第二部分內的四價元素的濃度高于摻雜 在所述保護層的第一部分內的四價元素的濃度。
[0012]在該半導體器件中，所述保護層具有表面部分和下部，所述表面部分位于所述主 間隔件層和所述下部之間，并且摻雜在所述表面部分內的四價元素的濃度高于摻雜在所述 下部內的四價元素的濃度。
[0013] 在該半導體器件中，所述接觸件還電連接至所述柵疊層的柵電極。
[0014] 根據本發(fā)明的另一方面，提供了一種半導體器件，包括：半導體襯底，具有源極和 漏極（S/D)區(qū)和輕摻雜源極和漏極（LDD)區(qū)；柵疊層，形成在所述半導體襯底上·，絕緣層， 形成在所述半導體襯底和所述柵疊層上；以及接觸件，形成在所述絕緣層內，其中，所述接 觸件具有與所述S/D區(qū)相接觸的第一部分，所述接觸件具有與所述LDD區(qū)相接觸的第二部 分，并且所述接觸件的第一部分比所述接觸件的第二部分更深地延伸到所述半導體襯底 中。
[0015] 該半導體器件還包括：保護層，形成在所述半導體襯底上并在所述柵疊層的側壁 上延伸，其中，所述保護層摻雜有四價元素。
[0016]在該半導體器件中，所述保護層的位于所述半導體襯底上的部分內的四價元素的 濃度高于所述保護層在所述柵疊層的側壁上延伸的部分的濃度。
[0017]在該半導體器件中，所述保護層是非化學計量Six02層，其中，X大于1。 _8]在該半導體器件中，所述四價元素包括8丨、^(：、或它們的組合。
[0019]在該半導體器件中，所述保護層的厚度在約|〇A至約40A的范圍內。
[0020]根據本發(fā)明的又一方面，提供了一種形成半導體器件的方法，包括：提供其上形成 有柵疊層的半導體襯底；形成摻雜有四價兀素的保護層以覆蓋形成在所述半導體襯底內且 緊鄰所述柵疊層的弟一慘雜區(qū)；在所述柵疊層的側壁上形成主間隔件層以覆蓋所述保護 層；在所述保護層的上方形成絕緣層；在所述絕緣層內形成開口以露出形成在所述半導體 襯底內的第二摻雜區(qū)；以及在所述開口內形成一個接觸件。
[0021]在該形成半導體器件的方法中，在形成所述開口之后露出所述保護層，在露出所 述第二摻雜區(qū)之后在所述第二摻雜區(qū)的上方生長自然氧化層，并且所述方法還包括在形成 所述接觸件之前，通過蝕刻工藝去除所述開口內的所述自然氧化層和所述保護層。
[0022]在該形成半導體器件的方法中，在所述蝕刻工藝中，所述自然氧化層的蝕刻速率 高于所述保護層的蝕刻速率。
[0023]在該形成半導體器件的方法中，使用注入工藝進行用所述四價元素摻雜所述保護 層的步驟。
[0024]在該形成半導體器件的方法中，在所述注入工藝過程中，注入的離子的主要運動 方向基本垂直于所述半導體襯底的表面。

【專利附圖】

【附圖說明】
[0025]為了更全面地理解實施例及其優(yōu)勢，現將結合附圖所進行的以下描述作為參考， 其中：
[0026]圖1A至圖II是根據一些實施例示出形成半導體器件的工藝序列的截面圖； [0027]圖2是根據一些實施例示出注入有四價元素的保護層的截面圖；
[0028]圖3A和圖3B是根據一些實施例均示出半導體器件的保護層的截面圖；
[0029]圖4A是根據一些實施例示出半導體器件的接觸件的截面圖；
[0030]圖4B是根據一些實施例示出半導體器件的接觸件的截面圖；以及 [0031]圖5A和圖5B是根據一些實施例均示出半導體器件的接觸件的截面圖。

【具體實施方式】
[0032]下面，詳細討論本發(fā)明的各實施例的制造和使用。然而，應該理解，可以在各種具 體環(huán)境中實現這些實施例。所討論的具體實施例僅僅是說明性的，而不用于限制本發(fā)明的 范圍。
[0033]_圖1A至圖II是根據一些實施例示出形成半導體器件的工藝序列的截面圖。如圖 1A所示，提供了半導體襯底100。半導體襯底1〇〇可以是半導體晶圓（如硅晶圓）或半導體 晶圓的一部分。在一些實施例中，半導體襯底1〇〇包括含有單晶體結構、多晶體結構或非晶 結構的硅或鍺的元素半導體材料。在一些其他實施例中，半導體襯底1〇〇包括化合物半導 體，諸如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、合金半導體（諸如， SiGe、GaAsP、A1InAs、 AlGaAs、GaInAs、GaInP、GaInAsP、和/或它們的組合）。半導體襯底100也可包括多層半導 體、絕緣體上硅（SOI)(諸如，絕緣體上硅或絕緣體上鍺）、和/或它們的組合。
[0034]隔離結構102可選擇地形成在半導體襯底100中以限定半導體襯底1〇〇中的各種 有源區(qū)，并且以將相鄰器件（例如，晶體管）的彼此電隔離。通過使用隔離技術（諸如，（但 不限于）半導體的局部氧化（L0C0S)、淺溝槽隔離（STI)等）可形成隔離結構102。隔離結 構1〇 2可包括氧化硅、氮化硅、氮氧化硅、摻氟硅玻璃（FSG)、低K介電材料、其他合適的材 料、和/或它們的組合。在一些實施例中，隔離結構102的形成包括以下步驟：通過光刻工 藝HI案化半導體襯底100、在半導體襯底100中蝕刻溝槽（例如，通過使用干蝕刻、濕蝕刻、 等離子體蝕刻工藝、和/或它們的組合）、以及（例如，通過使用化學汽相沉積工藝）用介電 材料填充溝槽。在一些實施例中，被填充的溝槽可具有多層結構，諸如填充有氮化硅或氧化 硅的熱氧化襯里層。
[0035]如圖1A所示，在半導體襯底100上形成柵疊層（諸如，柵疊層10和⑵。在一些 實施例中，在半導體襯底100上形成柵極絕緣層1〇4。柵極絕緣層1〇4可由氧化硅、氮氧化 桂、高介電常數材料（高k材料）、和/或它們的組合制成。高介電常數材料可包括氧化鉿 (Hf〇 2)、氧化桂給（HfSiO)、氮氧化桂鉿（HfSiON)、氧化鉭給（HfTaO)、氧化欽鉿（HfTiO)、 取化錯鉿（HfZrO)、其他合適的商k介電材料、和/或它們的組合。高k材料還可包括金屬 氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金 屬氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化硅、氮化硅、氮氧化硅、氧化鋯、氧化鈦、氧化 錯、二氧化鉿-氧化鋁（Hf〇 2_Al203)合金、其他合適的材料、和/或它們的組合?？赏ㄟ^任何 合適的工藝來形成柵極絕緣層104,諸如原子層沉積（ALD)、化學汽相沉積（CVD)、物理汽相 沉積（PVD)、遠程等離子體 CVD(RPCVD)、等離子體增強CVD(PECVD)、金屬有機CVD(M〇CVD)、 溉射、電鍍、其他合適的工藝、和/或它們的組合。然后，例如通過使用 CVD工藝或其他合適 的工藝在柵極絕緣層104上形成諸如多晶硅層的柵電極層1〇6。
[0036]然后，例如通過使用光刻工藝和蝕刻工藝圖案化柵極絕緣層104和柵電極層106， 使得形成包括柵疊層10和12的柵疊層。
[0037]在一些實施例中，在柵疊層10和12的側壁上形成密封層108。然而，密封層108 是可選的。密封層108由介電材料制成。介電材料可包括，例如，氮化硅、氧化硅、氮氧化硅、 其他合適的材料、和/或它們的組合。通過使用合適的工藝（諸如， CVD工藝）在柵疊層1〇 f 12以及半導體襯底1〇〇的表面上沉積密封層1〇8。然后，實施諸如干蝕刻工藝的蝕刻工 藝，以部分地去除密封層 108,使得密封層108仍保留在柵疊層1〇和12的相對側壁上。當 進行后續(xù)工藝步驟時，密封層108可防止柵疊層10和12被損壞。
[0038]接下來，在半導體襯底100內形成摻雜區(qū)110。例如，進行離子注入工藝，以在柵 疊層10和12的相對側上以及半導體襯底100內形成摻雜區(qū)110。在一些實施例中，摻雜 區(qū)115是摻雜區(qū)110的鄰近柵疊層 10且位于密封層108下方的一部分，其用作輕摻雜源極 /漏極區(qū)（LDD區(qū)）。因此，參考標號115也用于指定LDD區(qū)。在一些實施例中，以一定傾斜 角度進行注入工藝，使得形成的LDD區(qū)115延伸到柵疊層10和12的下方。
[0039]如圖1A所示，在柵疊層1〇和12以及半導體襯底1〇〇上形成保護層112。保護層 112由介電材料制成。在一些實施例中，保護層112是氧化硅層。然而，也可使用其他介 電層，諸如氮氧化層（例如，氮氧化硅層）。通過使用任何合適的工藝來形成保護層 112， 諸如化學汽相沉積（CVD)、原子層沉積（ALD)、等離子體增強CVD(PECVD)、遠程等離子體 CVD(RPCVD)、物理汽相沉積（PVD)、其他合適的工藝、和/或它們的組合。在一些實施例中， 保護層112共形地形成在半導體襯底 10()和柵疊層10和12上。
[0040]在一些實施例中，保護層112的厚度在約10蓋至約4〇A的范圍內。在一些其他實 施例中，保護層112的厚度在約至約含g的范圍內。然而，應該理解，本發(fā)明的實施例 并不僅限于此。在其他實施例中，保護層112的厚度不同于上述的厚度。在一些實施例中， 保護層112的厚度與自然氧化層的厚度相似。一方面，因為很難去除保護層 112,所以保護 層112的厚度不應該太厚。另一方面，因為在后續(xù)的注入工藝中注入的離子可能會穿透保 護層112,所以保護層112也不應該太薄。
[0041] 接下來，如圖1B所不，進行摻雜工藝114,用一種或多種四價元素摻雜保護層112， 以形成摻雜保護層II2'，從而當摻雜保護層112'暴露于氧化蝕刻化學物質時能降低其蝕 刻速率。換言之，與非摻雜保護層112或自然氧化層相比，在氧化蝕刻工藝（例如，氧化硅蝕 刻工藝）中更難蝕刻摻雜有四價元素的摻雜保護層112'。合適的四價元素可包括硅（Si)、 碳（C)、鍺（Ge)等、和/或它們的組合。
[0042] 可通過調整摻雜保護層112'的摻雜的四價元素的濃度來調整其蝕刻速率。摻雜 保護層112'摻雜的四價元素的濃度越高，在其暴露給氧化蝕刻工藝時，蝕刻速率越低。然 而，因為蝕刻速率可能會太高或可能出現其他問題（任何一種問題都是不希望出現的），所 以摻雜保護層112'的四價元素的濃度不應該太高。在一些實施例中，摻雜在保護層 112中 的四價元素的濃度在約1〇8原子/立方厘米至約1016原子/立方厘米的范圍內。在一些實 施例中，摻雜在保護層112中的四價元素的濃度在約l〇 1Q原子/立方厘米至約1〇15原子/ 立方厘米的范圍內。在一些實施例中，摻雜在保護層112中的四價元素的濃度在約1〇 6原子 /立方厘米至約1〇14原子/立方厘米的范圍內。在一些實施例中，摻雜保護層112,是注入 硅（Si)的氧化硅層。因此，可形成非化學計量的Si x02層，且X大于1。
[0043]在一些實施例中，通過使用諸如離子注入工藝的注入工藝來進行摻雜工藝114。四 價元素注入有低能量，使得注入的四價元素的主要部分或全部都不會穿透摻雜保護層112， 并且到達摻雜保護層112'下方的結構。在一些實施例中，注入的四價元素基本位于摻雜保 護層112'的表面部分內。在一些其他實施例中，采用等離子體注入工藝以使摻雜保護層 112'注入有四價元素。
[0044] 在一些實施例中，離子注入工藝的注入能量在約0. 3KeV至約2KeV的范圍內。在 一些其他實施例中，注入能量在約0· 5KeV至約IKeV的范圍內。應該認真選擇注入能量，以 防止注入的四價元素到達摻雜保護層112,下方的元件。可根據選擇的要被摻雜的四價元 素的種類和/或保護層112的厚度來調整注入能量。
[0045]圖2是根據一些實施例示出注入有四價元素的摻雜保護層112,的截面圖，并且相 同的參考標號用于指定相同的元件。如圖2所示，摻雜保護層112,包括表面部分402和下 部404,其分別具有厚度tl和t2。注入的四價元素主要或完全位于表面部分402內。在一 些實施例中，表面部分4〇 2的厚度ti在約5 A至約15人的范圍內。在一些實施例中，厚度ti 和摻雜保護層112'的總厚度之間的比率（即，tV(tl+t2))在約1/8至約丨/2的范圍內。 在一些其他實施例中，厚度tl和總厚度之間的比率（tl/tl+t2)在約1/4至約1/3的范圍 內。然而，應該理解，本發(fā)明的實施例不僅限于此。在其他實施例中，注入的四價元素均勻 地分布在摻雜保護層112'內。在一些其他實施例中，注入在摻雜保護層 112,內的四價元 素的濃度沿著從表面部分402向下部404的方向逐漸降低。
[0046] 在一些實施例中，將一種以上的四價元素注入到摻雜保護層112,中。例如，采用 兩種以上的注入工藝將兩種以上的四價元素注入到摻雜保護層112,中?？蛇x地，通過使用 單個注入工藝可將一種以上的四價元素注入到摻雜保護層112'內。例如，在單個注入工藝 或單獨的注入工藝中，可以將硅（Si)和碳（C)或硅（Si)和鍺（Ge)注入到氧化硅層。在一 些其他實施例中，將圖案化的掩模層（未示出）設置在離子源和保護層112之間，使得注入 的四價元素基本上僅位于圖案化的掩模層的開口下方的特定區(qū)內。
[0047] 此外，在一些實施例中，通過使用注入工藝進行摻雜工藝114。如圖所示，在離子 注入工藝過程中注入的離子的主要運動方向（如圖1B中箭頭所示）基本上垂直于半導體 襯底100的表面（例如，主頂面）。然而，本發(fā)明的實施例并不限于此。在一些其他實施例 中，以傾斜的角度進行四價元素的注入工藝。
[0048]圖3A和圖3B是根據一些實施例均示出圖1B所示結構的一部分的放大截面圖，并 且相同的參考數字用于指定相同的元件。如圖3A所示，摻雜保護層112'具有位于柵疊層 10的側壁上的部分304和位于半導體襯底100上的部分3〇 2。參考數字"306"標示的圓圈 用于表示摻雜的四價元素的分布。如圖Μ所示，摻雜的四價元素306在部分302內的濃度 高于摻雜的四價元素 3〇6在部分3〇4內的濃度。在一些其他實施例中，如圖3B所示，位于 柵疊層10的側壁上的部分304基本上沒有摻雜額外的四價元素。摻雜的四價元素306主 要或完全位于摻雜保護層112'的部分302和頂端的水平部分內。在一些實施例中，與圖2 所示的結構相似，摻雜的四價元素306主要位于摻雜保護層112'的表面部分內。摻雜保護 層112'的部分302和304可一起形成L形層或類L形的層。換言之，摻雜保護層112'可 具有位于半導體襯底100上的部分且具有進一步延伸到柵疊層10的側壁上的其他部分。
[0049] 參照圖1C，然后在柵疊層10和12的側壁上形成主間隔件層118以覆蓋摻雜保護 層112'的部分。主間隔件層118可由介電層形成，諸如氮化硅層、氮氧化硅層、或它們的組 合。通過使用諸如CVD工藝的合適的工藝將主間隔件層118沉積在柵疊層10和12以及半 導體襯底100上，然后通過使用諸如千蝕刻工藝的蝕刻工藝蝕刻該主間隔件層118,以具有 圖1C所示的結構。
[0050] 接下來，使用蝕刻工藝去除未被主間隔件層118覆蓋的摻雜保護層112'。也去除 摻雜保護層112'的頂端的水平部分。形成附加的掩模無需附加的光刻工藝。因此也降低 了制造成本和制造時間?？赏ㄟ^濕蝕刻、干蝕刻、和/或它們的組合進行蝕刻工藝。例如，使 用含氟化氫（HF)的溶液去除未被覆蓋的摻雜保護層112'，因此，圖案化摻雜保護層112'。 可選地，在一些其他實施例中，圖案化的光刻膠層形成在摻雜保護層112'上，且進行蝕刻工 藝使得摻雜保護層112'具有理想的圖案。
[0051] 參照圖1C和圖2,在一些實施例中，摻雜保護層112'的表面部分402位于主間隔 件層118和摻雜保護層112'的下部404之間。摻雜有較高濃度的四價元素的表面部分402 緊鄰主間隔件層118。
[0052] 如圖1C所示，在半導體襯底100內形成摻雜區(qū)120。例如，使用離子注入工藝在半 導體襯底100內形成摻雜區(qū)120。在一些實施例中，摻雜區(qū)120是重摻雜源極/漏極區(qū)（S/ D區(qū)）。在一些實施例中，以傾斜的角度進行S/D注入工藝。在進行S/D注入工藝之后，可 進行退火工藝，諸如快速熱處理（RTP)，以修復S/D區(qū)內的硅晶體結構且活化S/D區(qū)內的摻 雜物。
[0053]接下來，如圖1D所示，可選擇地進行自對準硅化（自對準硅化物）工藝以分別在 柵電極層1〇6和摻雜區(qū)120 (諸如S/D區(qū)）上形成金屬硅化物區(qū)122a和122b。例如，將金屬 膜沉積在半導體襯底100上以與露出的硅化物表面（諸如，柵電極層106和摻雜區(qū)120 (例 如，S/D區(qū)）的表面）直接接觸?？梢詫嵤┤魏魏线m的工藝，諸如PVD工藝、CVD工藝、電鍍 工藝、化學鍍工藝等，以形成金屬膜。然后實施加熱操作以使沉積的金屬膜和露出的硅表面 之間發(fā)生反應，從而分別形成金屬硅化物區(qū)122a和122b。然后，例如通過使用蝕刻工藝去 除沉積的金屬膜的非反應部分。硅化物區(qū)122a和122b可從露出的硅化物表面的原表面中 凸起。尤其在較小的幾何尺寸中，硅化物區(qū)122a和122b的電阻低于非硅化區(qū)的電阻。 [00 54]沉積的金屬膜的材料可包括鎳。因此，可形成包括咐231、咐812、咐81、和/或它們 的組合的鎳硅化物區(qū)。也可使用其他合適的金屬材料（諸如，鈷（ Co)、鎳（Ni)、鉑（Pt)、鈦 (Ti)、鐿（Yb)、鉬（Mo)、鉺（Er)、和/或它們的組合）來形成金屬硅化物區(qū)。金屬硅化物區(qū) 122b可理解為摻雜區(qū)120的一部分，諸如S/D區(qū)，并且金屬硅化物區(qū)122a可理解為柵電極 層106的一部分。
[0055]如圖1D所示，然后將接觸蝕刻停止層124可選地形成在半導體襯底1〇〇、主間隔件 層118和金屬硅化物區(qū)122a和122b上。接觸蝕刻停止層124可包括氮化硅層。接觸蝕刻 停止層m的厚度可在約15樣至約400息的范圍內。接觸蝕刻停止層124可共形地沉積 在半導體襯底100上?？梢酝ㄟ^使用諸如CVD工藝的合適的工藝形成接觸蝕刻停止層124。 在一些實施例中，接觸蝕刻停止層124也用作壓力源層，其可增強半導體襯底 100的溝道區(qū) 內的載流子移動率,從而改進由此形成的半導體器件的操作。
[0056]然后，通過合適的工藝，諸如CVD工藝、HDPCVD工藝、旋涂工藝、溉射工藝、和/或 它們的組合，在半導體襯底100和柵疊層10和12上形成絕緣層126。絕緣層126可包括任 何合適的材料，如氧化硅、氮氧化硅、摻硼硅玻璃（ BSG)、摻磷硅玻璃（ps⑦、摻硼磷硅玻璃 (BPSG)、摻氟桂玻璃（FSG)、低k材料、多孔介電材料、和/或它們的組合。然后可采用平坦 化工藝，諸如化學機械拋光（CMP)等，使得絕緣層丨26可具有大致平坦的表面，從而有利于 后續(xù)的工藝步驟。
[0057]如圖1E所示，然后進行圖案化工藝（包括例如，光刻工藝和蝕刻工藝）來部分地 去除絕緣層I26以形成開口（包括例如，開口 12汕和l28s)。在一些實施例中，形成開口 12?用以形成SRAM器件的對接接觸件。從俯視圖中所觀看到的開口的形狀可包括正方形、 矩形、圓形、橢圓形等。開口 128b和128s的形狀可彼此不同。在一些實施例中，開口 128b 和128s從絕緣層126的大致平坦的表面延伸至先前形成的接觸蝕刻停止層124的表面。用 于蝕刻絕緣層126的蝕刻劑基本不蝕刻接觸蝕刻停止層1M或可以非常小的蝕刻速率蝕刻 接觸蝕刻停止層124。
[0058] 接下來，如圖1F所示，去除開口 l28b和l28s內的接觸蝕刻停止層124,使得露出 金屬硅化物區(qū)122a和lMb。在一些實施例中，也可以將開口 128內的主間隔件層118、位 于柵疊層10的側壁上的摻雜保護層112'的垂直部分、以及密封層108與接觸蝕刻停止層 124 -起去除。因為摻雜保護層112'的垂直部分摻雜有較小量的四價元素并且具有較快的 蝕刻速率（與LDD區(qū)115上的摻雜保護層112'相比），也可將摻雜保護層112'的垂直部分 與接觸蝕刻停止層124和主間隔件層118 -起去除。在一些其他實施例中，可部分地保留 開口 128內的主間隔件層118、摻雜保護層112'的垂直部分、和/或密封層1〇8的一些，使 它們保持在開口 128內。
[0059]如圖1G所示，去除開口 128b和128s內的接觸蝕刻停止層124以露出柵疊層1〇和 摻雜區(qū)120之后，在柵疊層10、摻雜區(qū)120、和/或金屬硅化物區(qū)122b的露出表面上生長自 然氧化層130。在去除下面的接觸蝕刻停止層124之后，一旦露出柵疊層1〇和摻雜區(qū) 12〇 就可生長自然氧化層130。在一些實施例中，自然氧化層130是氧化硅層。生長的自然氧化 層130的厚度可在約〗Q人至約4〇Λ的范圍內，該厚度范圍與摻雜保護層112'的厚度范圍 相同。然而，在其他實施例中，自然氧化層130的厚度不同于上述范圍。
[0060]接下來，如圖1Η所示，進行蝕刻工藝，諸如干蝕刻或HF浸漬，以去除露出的自然氧 化層130 (包括柵疊層10、摻雜區(qū)120和開口 128s的底部上的自然氧化層130)和露出的 摻雜保護層112'以露出摻雜區(qū)120 (諸如，S/D區(qū)和/或S/D區(qū)上的金屬硅化物區(qū)122b)。 進行蝕刻工藝之后，也露出LDD區(qū)115。也可露出金屬硅化物區(qū)122a和柵電極層106的側 表面。在一些實施例中，當與自然氧化層130相比較時，相對來說，更難蝕刻摻雜有四價元 素的摻雜保護層112'。在蝕刻工藝中，自然氧化層1 3〇的蝕刻速率高于摻雜保護層U2,的 蝕刻速率。在一些實施例中，完全去除LDD區(qū)115上的摻雜保護層112,的部分。在一些其 他實施例中，摻雜保護層112'的一小部分保留在LDD區(qū)115上。
[0061] 通常，LDD區(qū)115很薄且可能由于過蝕刻而受損傷。由于存在摻雜保護層U2，，所 以在蝕刻工藝過程中不會過蝕刻LDD區(qū)115。沒有摻雜保護層112，，LDD區(qū)115會被過蝕 刻并且受損失，使得隨后形成在開口 128b內的接觸件會延伸到LDD區(qū)115太多而導致漏電 問題和/或短路問題。在一些情況下，隨后形成在開口 128b內的接觸件甚至可能穿透LDD 區(qū)115。一方面，圖4A是根據一些實施例示出半導體器件的接觸件結構的截面圖，并且未 使用摻雜保護層保護LDD區(qū)115。在自然氧化層的蝕刻工藝過程中，未受保護的LDD區(qū)115 被過蝕刻。因此，形成的接觸件132b和勢壘層133深入地延伸到LDD區(qū)115以到達靠近半 導體100內的一個區(qū)（諸如，阱區(qū)）的位置。另一方面，圖4B是根據一些實施例示出半導 體器件的接觸件結構的截面圖，并且使用摻雜保護層保護LDD區(qū)115。在這種情況下，由摻 雜保護層保護的LDD區(qū)II 5未被過蝕刻，并且接觸件132b和勢壘層133沒有太深入地延伸 至接近半導體襯底100內的阱區(qū)。圖4B所示的結構內的接觸件 132b和LDD區(qū)115的邊界 之間的距咼w2明顯大于圖4A所示的距離wl。在一些實施例中，距離wi在約2A至約1:祕 的氾圍內，并且大于距咼wl的距咼w2在約至約25A的范圍內。因此，可降低和/或防 止漏電問題和/或短路問題。
[0062]參照圖II，然后將導電材料填充在開口 128b和128s內以形成接觸件132b和 132s。可以通過使用合適的工藝（諸如，PVD工藝、CVD工藝、濺射工藝、電鍍工藝、化學鍍工 藝等、和/或組合工藝）形成導電材料以填充開口 128b和128s。然后可進行平坦化工藝， 諸如化學機械拋光工藝等，以去除開口 128b和128s外部的多余的導電材料，從而分別形成 接觸件132b和132s。接觸件132b和132s的材料包括鎢、銅、鋁、金、鉑、鎳、鈦、其他合適的 材料、和/或它們的組合。在一些實施例中，接觸件l 32b與柵疊層10的柵電極層106直接 接觸。柵電極層1〇6的側壁直接連接至接觸件13?。此外，形成接觸件132b之前可選擇地 形成擴散勢壘層1：33,以防止隨后形成的接觸件13?的金屬材料擴散到絕緣層126內。 [00 63]參照圖II、圖3A和圖邪，在一些實施例中，摻雜保護層112,（諸如柵疊層 10的 左側上的摻雜保護層II2'）具有位于柵疊層10的側壁上的部分304和夾置在半導體襯底 100和主間隔件層11S(諸如，柵疊層10的左側上的主間隔件層 118)之間的部分3〇2。位 于部分302內的摻雜的四價元素306的濃度高于位于部分 3〇4內的摻雜的四價元素306的 濃度。注入的四價兀素3〇6可主要位于摻雜保護層112'的表面部分內。在一些實施例中， 使用次級離子質譜儀（SIMS)或其他合適的工具檢測注入的四價元素的存在、分布、和/或 濃度。
[0064] 圖5A和圖δΒ是根據一些實施例示出半導體器件的接觸件132b的截面圖，并且 相同的參考標號用于指定相同的元件。例如，圖5A示出了圖II所示結構中的區(qū)R的放大 截面圖。在一些實施例中，進行蝕刻工藝去除LDD區(qū)115上的自然氧化層130和摻雜保護 層112'之后，也去除金屬硅化物區(qū)122b的一部分（也為摻雜區(qū)120 (諸如S/D區(qū)）的一部 分），使得開口 128b進一步延伸到半導體襯底1〇〇中。在這種情況下，形成的接觸件132b 可具有延伸到摻雜區(qū)120或半導體襯底100內的部分232。例如,接觸件132b的部分232 延伸到摻雜區(qū)120 (諸如S/D區(qū)）的金屬硅化物區(qū)122b。接觸件132b的部分232延伸到摻 雜區(qū)12〇或半導體襯底100中的距離為dl。距離dl可在約茨A至約攤人的范圍內。
[0065] 在一些其他實施例中，如圖5B所示的實施例，進行蝕刻工藝以去除覆蓋LDD區(qū)115 的自然氧化層130和摻雜保護層112'之后，還稍微地去除LDD區(qū)115的一部分，使得開口 128b具有進一步延伸到半導體襯底100的第二部分。在這種情況下，形成的接觸件132b 不僅具有延伸到摻雜區(qū)12〇中的部分232還具有延伸到LDD區(qū)115中的部分234。接觸件 132b的部分234延伸到半導體襯底100或LDD區(qū)115中一段距離d2,其中，距離d2小于dl 且可在約3:贏至約2〇A的范圍內。換言之，接觸件132b的部分232比接觸件132b的部分 234更深地延伸到半導體襯底100內。因為摻雜保護層112'的低蝕刻速率阻礙蝕刻工藝， 所以能夠防止接觸件132b更多地延伸到LDD區(qū)115。因此可降低和/或防止漏電和/或短 路。
[0066] 形成上述半導體器件的機制的實施例能夠降低對靠近柵極溝道的硅襯底的過蝕 亥IJ。通過形成摻雜保護層以覆蓋靠近柵極溝道的硅襯底的表面，可控制且最小化過蝕刻。因 此，能夠防止隨后形成的接觸件太深延伸到硅襯底中而導致短路和/或漏電。
[0067] 根據一些實施例，提供了一種半導體器件。該半導體器件包括具有第一摻雜區(qū)和 第二摻雜區(qū)的半導體襯底、以及形成在半導體襯底上的柵疊層。半導體器件也包括形成在 柵疊層的側壁上的主間隔件層。半導體器件還包括形成在主間隔件層和半導體襯底之間的 保護層。保護層摻雜有四價元素。此外，半導體器件包括形成在半導體襯底和柵疊層上方 的絕緣層、以及形成在絕緣層內的接觸件。接觸件具有與第一摻雜區(qū)相接觸的第一部分且 具有與第二摻雜區(qū)相接觸的第二部分。第一部分比第二部分更深地延伸到半導體襯底。
[0068]根據一些實施例，提供了一種半導體器件。該半導體器件包括具有源極和漏極（S/ D)區(qū)和輕摻雜源極和漏極（LDD)區(qū)的半導體襯底。半導體器件也包括形成在半導體襯底上 的柵疊層和形成在半導體襯底和柵疊層上的絕緣層。半導體器件還包括形成在絕緣層內的 接觸件。接觸件具有與S/D區(qū)相接觸的第一部分且具有與LDD區(qū)相接觸的第二部分。接觸 件的第一部分比接觸件的第二部分更深地延伸到半導體襯底。
[0069]根據一些實施例，提供了一種形成半導體器件的方法。該方法包括提供具有形成 在半導體襯底上的柵疊層的半導體襯底。該方法還包括形成摻雜有四價元素的保護層以覆 蓋形成在半導體襯底中且臨近柵疊層的第一摻雜區(qū)。該方法還包括在柵疊層的側壁上形成 主間隔件層以覆蓋保護層，以及在保護層的上方形成絕緣層。此外，該方法包括在絕緣層內 形成開口以露出形成在半導體襯底內的第二摻雜區(qū)以及在開口內形成接觸件。
[0070]盡管已經詳細地描述了本發(fā)明及其優(yōu)勢，但應該理解，可以在不背離所附權利要 求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變、替換和更改。而且，本申請的范 圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施 例。作為本領域普通技術人員應理解，通過本發(fā)明，現有的或今后開發(fā)的用于執(zhí)行與根據本 發(fā)明所采用的所述相應實施例基本相同的功能或獲得基本相同結構的工藝、機器、制造、材 料組分、裝置、方法或步驟根據本發(fā)明可以被使用。因此，所附權利要求應該包括在這樣的 工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。此外，每條權利要求構成單獨的實 施例，并且多個權利要求和實施例的組合在本發(fā)明的范圍內。
【權利要求】
1. 一種半導體器件，包括： 半導體襯底，具有第一摻雜區(qū)和第二摻雜區(qū)； 柵疊層，形成在所述半導體襯底上； 主間隔件，形成在所述柵疊層的側壁上； 保護層，形成在所述主間隔件和所述半導體襯底之間，其中，所述保護層摻雜有四價元 素； 絕緣層，形成在所述半導體襯底和所述柵疊層的上方；以及 接觸件，形成在所述絕緣層內，其中，所述接觸件具有與所述第一摻雜區(qū)相接觸的第一 部分，并且所述接觸件具有與所述第二摻雜區(qū)相接觸的第二部分，所述第一部分比所述第 二部分更深地延伸到所述半導體襯底內。
2. 根據權利要求1所述的半導體器件，其中，所述保護層包括氧化層。
3. 根據權利要求1所述的半導體器件，其中，所述接觸件的所述第一部分延伸到所述 第一摻雜區(qū)中的第一距離處，并且所述第一距離在約5A至約30/\的范圍內。
4. 根據權利要求3所述的半導體器件，其中，所述接觸件的第二部分延伸到所述第二 摻雜區(qū)中的第二距離處，并且所述第二距離在約至約20A的范圍內。
5. 根據權利要求1所述的半導體器件，其中，所述接觸件和所述第二摻雜區(qū)的邊界之 間的距離在約15A至約25A的范圍內。
6. 根據權利要求1所述的半導體器件，其中，所述保護層的第一部分形成在所述柵疊 層的側壁上，并且所述保護層的第二部分夾置在所述主間隔件層的底部和所述半導體襯底 之間。
7. 根據權利要求6所述的半導體器件，其中，摻雜在所述保護層的第二部分內的四價 元素的濃度高于摻雜在所述保護層的第一部分內的四價元素的濃度。
8. 根據權利要求1所述的半導體器件，其中，所述保護層具有表面部分和下部，所述表 面部分位于所述主間隔件層和所述下部之間，并且摻雜在所述表面部分內的四價元素的濃 度高于摻雜在所述下部內的四價元素的濃度。
9. 一種半導體器件，包括： 半導體襯底，具有源極和漏極（S/D)區(qū)和輕摻雜源極和漏極（LDD)區(qū)； 柵疊層，形成在所述半導體襯底上； 絕緣層，形成在所述半導體襯底和所述柵疊層上；以及 接觸件，形成在所述絕緣層內，其中，所述接觸件具有與所述S/D區(qū)相接觸的第一部 分，所述接觸件具有與所述LDD區(qū)相接觸的第二部分，并且所述接觸件的第一部分比所述 接觸件的第二部分更深地延伸到所述半導體襯底中。
10. -種形成半導體器件的方法，包括： 提供其上形成有柵疊層的半導體襯底； 形成摻雜有四價元素的保護層以覆蓋形成在所述半導體襯底內且緊鄰所述柵疊層的 第一摻雜區(qū)； 在所述柵疊層的側壁上形成主間隔件層以覆蓋所述保護層； 在所述保護層的上方形成絕緣層； 在所述絕緣層內形成開口以露出形成在所述半導體襯底內的第二摻雜區(qū)；以及 在所述開口內形成一個接觸件。
【文檔編號】H01L23/538GK104241250SQ201410234656
【公開日】2014年12月24日 申請日期:2014年5月29日 優(yōu)先權日:2013年6月5日
【發(fā)明者】陳眉君, 郝靜晨, 詹文炘, 王昭瑞 申請人:臺灣積體電路制造股份有限公司