N溝道和P溝道端對端FinFET單元架構(gòu)的制作方法
【專利摘要】本發(fā)明的各實施例公開一種N溝道和P溝道端對端FinFET單元架構(gòu)，這種FinFET塊架構(gòu)使用端對端FinFET塊。可以將具有第一導電類型的第一集合的半導體鰭和具有第二導電類型的第二集合的半導體鰭端對端地對準。塊間隔離結(jié)構(gòu)將第一和第二集合中的半導體鰭分離。第一集合中的鰭的端部鄰近于塊間隔離結(jié)構(gòu)的第一側(cè)，并且該第二集合中的鰭的端部鄰近于塊間隔離結(jié)構(gòu)的第二側(cè)。圖案化的柵極導體層包括：第一柵極導體，其跨第一集合的半導體鰭中的至少一個鰭延伸；以及第二柵極導體，其跨第二集合的半導體鰭中的至少一個鰭上延伸。第一柵極導體和第二柵極導體由塊間導體連接。
【專利說明】N溝道和P溝道端對端F i nFET單元架構(gòu)

【技術(shù)領域】
[0001] 本發(fā)明涉及集成電路器件、單元庫、單元架構(gòu)以及用于包括FinFET器件的集成電 路的電子設計自動化工具。

【背景技術(shù)】
[0002] FinFET型晶體管已經(jīng)在以下文獻中描述：D.Hisamoto等人，IEDM，1998 ;以及 N.Lindert 等人，IEEE Electron Device Letters, P. 487, 2001。由于對低功率和緊湊布 局的要求已經(jīng)變得更高，F(xiàn)inFET近來已經(jīng)獲得認可。在CMOS器件中，晶體管的N溝道塊 (block)和P溝道塊鄰近地（proximity)放置，兩者之間有絕緣體，用以防止閉鎖、串擾以及 其它問題。
[0003] 在集成電路設計中，經(jīng)常利用標準功能單元庫。FinFET已經(jīng)在具有網(wǎng)格結(jié)構(gòu)的塊 結(jié)構(gòu)中實現(xiàn)，其中鰭在襯底上在第一方向上以窄間距（Pitch)平行地布局，并且柵極在跨 鰭正交的方向上布局。單獨功能單元使用互補的N溝道和P溝道晶體管的多個集合形成， 這些互補的N溝道和P溝道晶體管在鰭中具有它們的源極、漏極以及溝道。為了形成功能 單元，有時將鰭按段切割以將一個功能單元與另一個功能單元隔離。對鰭所進行的這種切 割造成功能單元中的一些晶體管是位于鰭的端部，而另一些晶體管位于鰭內(nèi)、遠離端部。結(jié) 構(gòu)上的由于在鰭上的位置而造成的差異，能夠?qū)δ軉卧械木w管的特性造成影響。例 如，F(xiàn)inFET晶體管的溝道中的應力對晶體管性能造成影響。因此，使用應力體（stressor) 來引起期望水平的應力。然而，在鰭的端部上的（即在切割鰭的位置中的）晶體管的溝道 中的應力，可以不同于位置遠離端部的晶體管的溝道中的應力。晶體管性能的這種變化使 得集成電路設計復雜化了。
[0004] 期望的是，提供這樣一種基于FinFET的設計架構(gòu)，其適于實現(xiàn)用于標準功能單元 庫的功能單元，并且適于使用FinFET架構(gòu)來實現(xiàn)集成電路，在使晶體管的性能的變化最小 化的同時具有靈活布局特征。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的各個實施例描述了一種使用端對端FinFET塊的集成電路。集成電路包 括襯底，其中第一集合的半導體鰭在襯底上在第一方向上對準，該第一集合被配置用于N 溝道和P溝道FinFET中的一種，而被配置用于N溝道和P溝道FinFET中的另一種的第二 集合的半導體鰭可以在襯底上端對端地對準。襯底上的具有第一側(cè)和第二側(cè)的塊間隔離結(jié) 構(gòu)將第一和第二集合中的半導體鰭分離。第一集合中的鰭的端部鄰近塊間隔離結(jié)構(gòu)的第一 偵牝并且第二集合中的鰭的端部鄰近塊間隔離結(jié)構(gòu)的第二側(cè)。圖案化的柵極導體層包括：第 一柵極導體，其跨第一集合的半導體鰭中的至少一個鰭延伸；以及第二柵極導體，其跨第二 集合的半導體鰭中的至少一個鰭延伸。
[0006] 本發(fā)明的各個實施例描述了 FinFET塊結(jié)構(gòu)，其適于實現(xiàn)各種各樣功能單元，并且 適于形成FinFET標準功能單元庫以用于集成電路設計。本發(fā)明的各個實施例描述了技術(shù)， 其部署設計工具以對集成電路設計使用FinFET塊架構(gòu)，并且作為電子設計自動化軟件和 系統(tǒng)的組成部分。本發(fā)明的各個實施例描述了包括功能單元的集成電路，該功能單元包括 FinFET 塊。

【專利附圖】

【附圖說明】
[0007] 圖1示出說明性集成電路設計流程的簡化表示。
[0008] 圖2A、圖2B和圖2C是適合與本技術(shù)的各實施例以及本技術(shù)的電路設計和電路實 施例一起使用的計算機系統(tǒng)的簡化框圖。
[0009] 圖3A和圖3B是示出現(xiàn)有技術(shù)中已知的FinFET結(jié)構(gòu)的簡化圖。
[0010] 圖4是適合用于標準功能單元庫的互補的側(cè)對側(cè)（side-to-side)FinFET塊的簡 化布局圖。
[0011] 圖4A是適用于圖4和圖5的圖例。
[0012] 圖5是適合用于標準功能單元庫的互補的端對端FinFET塊的簡化布局圖。
[0013] 圖6是側(cè)對側(cè)FinFET塊上布局的I X反相器（lx inverter)的布局圖。
[0014] 圖6A是適用于圖6、圖7、圖8和圖9的圖例。
[0015] 圖7是在端對端FinFET塊上布局的I X反相器的布局圖。
[0016] 圖8是在側(cè)對側(cè)FinFET塊上布局的3X反相器的布局圖。
[0017] 圖9是在端對端FinFET塊上布局的3 X反相器的布局圖。
[0018] 圖10至圖12是從圖9的布局截取的截面圖。
[0019] 圖13是適合用于標準功能單元庫的布置成鏡像圖案的互補的端對端FinFET塊的 簡化布局圖。
[0020] 圖14是一種用于制造功能單元庫的過程的簡化流程圖，該過程包括設計用于功 能單元庫的基于端對端FinFET塊的功能單元。
[0021] 圖15是一種利用包括如上所描述的基于端對端FinFET塊的功能單元的流態(tài)功能 單元庫（liquid functional cell library)的自動化設計過程的簡化流程圖。

【具體實施方式】
[0022] 圖1是集成電路設計流程的簡化表示。正如本文所有的流程圖，將會了解，圖1的 許多步驟可以組合，并行執(zhí)行，或以不同順序執(zhí)行，而不影響所實現(xiàn)的功能。在一些情況下， 只有還做出特定其它改變時，對步驟的重新排列才將實現(xiàn)相同結(jié)果；而且在其它情況下，只 有滿足特定條件時，對步驟的重新排列才將實現(xiàn)相同結(jié)果。
[0023] 在高等級上，圖1的過程以產(chǎn)品理念（塊100)開始，在EDA(電子設計自動化）軟 件設計過程（塊110)中實現(xiàn)。當設計完成時，進行制造過程（塊150)以及封裝和組裝過 程（塊160)，最終得到成品集成電路芯片（結(jié)果170)。
[0024] EDA軟件設計過程（塊110)實際上由多個步驟112至130構(gòu)成，為了簡單起見， 這些步驟以線性的方式示出。在實際集成電路設計過程中，特定設計可能必須返回通過步 驟，直到通過特定測試。類似地，在任何實際設計過程中，這些步驟可以按不同次序和組合 進行。因此，本說明是以背景和一般解釋的方式提供的，而非作為用于一種特定集成電路的 特定的或推薦的設計流程。
[0025] 現(xiàn)將提供對EDA軟件設計過程（塊110)的組成步驟的簡要描述。
[0026] 系統(tǒng)設計（塊112):設計人員描述他們想要實現(xiàn)的功能性；他們可以執(zhí)行假設計 劃（what-if planning)以完善功能性；檢查成本；等等。硬件-軟件架構(gòu)選擇可以在此階 段進行?？稍诖瞬襟E使用的、已可從美商新思科技有限公司（Synopsys，Inc.)獲得的示例 EDA 軟件產(chǎn)品包括 Model Architect、Saber、System Studio 以及 DesignWareQi1 產(chǎn)品。
[0027] 邏輯設計和功能驗證（塊114):在此階段，寫入用于系統(tǒng)中的模塊的高級描述 語言（HDL)代碼，諸如VHDL或Verilog代碼，并檢查設計的功能準確性。更確切地，檢查 該設計以確保其響應于特定輸入激勵（stimuli)產(chǎn)生正確輸出?？稍诖瞬襟E使用的、已 可從美商新思科技有限公司獲得的示例EDA軟件產(chǎn)品包括VCS、VERA、 Des i gn Ware?、 Magellan、Formality、ESP 以及 LEDA 產(chǎn)品。
[0028] 用于測試的綜合和設計（塊116):在此，VHDL/Verilog被翻譯成網(wǎng)表。網(wǎng)表可以 針對目標技術(shù)進行優(yōu)化。另外，進行允許檢查成品芯片的測試的設計和實現(xiàn)?？稍诖瞬襟E使 用的、已可從美商新思科技有限公司獲得的示例EDA軟件產(chǎn)品包括Design Compiler?、 Physical Compiler、Test Compiler、Power Comp I ier、FPGA Compiler、TetraMAX 以及 DesignWare?浐品。在此階段，進行針對如下所描述的端對端FinFET塊的使用的設計 優(yōu)化。
[0029] 網(wǎng)表驗證（塊118):在此步驟，檢查網(wǎng)表與時序約束的符合型以及與VHDL/ Verilog源代碼的一致性?？稍诖瞬襟E使用的、已可從美商新思科技有限公司獲得的示例 EDA軟件產(chǎn)品包括Formality、PrimeTime以及VCS產(chǎn)品。
[0030] 設計計劃（塊120):在此，構(gòu)建用于芯片的總體平面布圖計劃，并且針對時序和最 高等級（top-level)的布線來對其進行分析。可在此步驟使用的、已可從美商新思科技有 限公司獲得的示例EDA軟件產(chǎn)品包括Astro以及IC Compiler產(chǎn)品。端對端FinFET塊功 能單元的選擇、布局以及優(yōu)化可以在此階段進行。
[0031] 物理實現(xiàn)（塊122):在該步驟，進行布置（電路元件的定位）和布線（電路元件 的連接）?？稍诖瞬襟E使用的、已可從美商新思科技有限公司獲得的示例EDA軟件產(chǎn)品包括 AstroRail、PrimeTime以及Star RC/XT產(chǎn)品。在此階段，可以通過使用例如基于本文所描 述的端對端FinFET塊功能單元布局的端對端FinFET標準功能單元，來實現(xiàn)或優(yōu)化端對端 FinFET塊功能單元的布局、映射以及互連布置。
[0032] 分析和提?。▔K124):在該步驟，在晶體管等級上驗證電路功能，而這又使得假設 可以完善?？稍诖穗A段使用的、已可從美商新思科技有限公司獲得的示例EDA軟件產(chǎn)品包 括 Custom Designer、AstroRai 1、PrimeRai 1、PrimeTime 以及 Star RC/XT 產(chǎn)品。
[0033] 物理驗證（塊126):在該階段，執(zhí)行各種檢查功能，以便確保以下各項的正確性： 制造、電氣問題、光刻問題以及電路系統(tǒng)?？稍诖瞬襟E使用的、已可從美商新思科技有限公 司獲得的示例EDA軟件產(chǎn)品包括Hercules產(chǎn)品。
[0034] 流片（tape-out)(塊127):該階段提供"流片"數(shù)據(jù)，用于生產(chǎn)用于光刻用途的掩 模以產(chǎn)生成品芯片?？稍诖穗A段使用的、已可從美商新思科技有限公司獲得的示例EDA軟 件產(chǎn)品包括CATS (R)系列的產(chǎn)品。
[0035] 分辨率增強（塊128):該階段涉及對布局的幾何形狀操縱以便改進設計可制造 性?？稍诖穗A段使用的、已可從美商新思科技有限公司可獲得的示例EDA軟件產(chǎn)品包括 Proteus/Progen、ProteusAF 以及 PSMGen 產(chǎn)品。
[0036] 掩模準備（塊130):該階段包括掩模數(shù)據(jù)準備和掩模本身的寫入兩者。可在此階 段使用的、已可從美商新思科技有限公司獲得的示例EDA軟件產(chǎn)品包括CATS(R)系列的產(chǎn) 品。
[0037] 在一個或多個上述階段期間，包括例如在階段116至122和130中的一個或多個 期間，可以使用本文所描述的基于端對端FinFET塊的技術(shù)的實施例。而且，端對端FinFET 塊技術(shù)提供允許實現(xiàn)工程改變命令（engineering change order) ECO的靈活性，該ECO包 括設計驗證階段期間對功能單元大小的修改。
[0038] 圖2A是適合與本技術(shù)的各實施例一起使用的計算機系統(tǒng)210的簡化框圖。計算 機系統(tǒng)210典型地包括至少一個處理器214,該處理器經(jīng)由總線子系統(tǒng)212來與多個外圍設 備通信。這些外圍設備可以包括存儲子系統(tǒng)224、用戶接口輸入設備222、用戶接口輸出設 備220以及網(wǎng)絡接口子系統(tǒng)216,該存儲子系統(tǒng)包括存儲器子系統(tǒng)226以及文件存儲子系統(tǒng) 228。該輸入設備和輸出設備允許用戶與計算機系統(tǒng)210交互。網(wǎng)絡接口子系統(tǒng)216會向 外部網(wǎng)絡提供接口，包括到通信網(wǎng)絡218的接口，并且該網(wǎng)絡接口子系統(tǒng)經(jīng)由通信網(wǎng)絡218 來耦合到其它計算機系統(tǒng)中的對應接口設備。通信網(wǎng)絡218可以包括許多互連的計算機系 統(tǒng)和通信鏈路。這些通信鏈路可以為有線鏈路、光學鏈路、無線鏈路、或者用于信息的通信 的任何其它機制。雖然在一個實施例中通信網(wǎng)絡218是因特網(wǎng)，但是通信網(wǎng)絡218可以為 任何適合的計算機網(wǎng)絡。
[0039] 用戶接口輸入設備222可以包括鍵盤、指示設備（諸如鼠標、軌跡球、觸摸板或繪 圖板）的、掃描儀、并入到顯示器中的觸摸屏、音頻輸入設備（諸如語音識別系統(tǒng)、麥克風）、 以及其它類型輸入設備。一般來說，使用術(shù)語"輸入設備"旨在包括將信息輸入到計算機系 統(tǒng)210中或輸入到通信網(wǎng)絡218上的所有可能類型的設備和方式。
[0040] 用戶接口輸出設備220可以包括顯示器子系統(tǒng)、打印機、傳真機、或者非視覺顯示 器（諸如音頻輸出設備）。顯示器子系統(tǒng)可以包括陰極射線管（CRT)、平板設備（諸如液晶 顯示器（LCD))、投影設備、或者用于創(chuàng)建可視圖像的一些其它機制。顯示器子系統(tǒng)還可提供 非視覺的顯示，諸如經(jīng)由音頻的輸出設備。一般來說，使用術(shù)語"輸出設備"旨在包括從計 算機系統(tǒng)210向用戶或向另一機器或計算機系統(tǒng)輸出信息的所有可能類型的設備和方式。
[0041] 存儲子系統(tǒng)224存儲提供基本程序設計和數(shù)據(jù)構(gòu)造，該基本程序設計和數(shù)據(jù)構(gòu) 造提供本文所描述的EDA工具的一些或所有的功能性，本文所描述的EDA工具包括，適于 發(fā)展用于庫的功能單元的、以及適于使用庫的物理和邏輯設計的、端對端FinFET靈活庫 (flexible library)和工具。這些軟件模塊一般是由處理器214執(zhí)行。
[0042] 存儲器子系統(tǒng)226典型地包括多個存儲器，該多個存儲器包括用于在程序執(zhí)行期 間的存儲指令和數(shù)據(jù)的主要隨機存取存儲器（RAM) 230、以及其中存儲固定指令的只讀存儲 器（ROM) 232。文件存儲子系統(tǒng)228對程序和數(shù)據(jù)文件提供永久存儲，并且可以包括硬盤驅(qū) 動、軟盤驅(qū)動以及相關聯(lián)的移動介質(zhì)、CD-ROM驅(qū)動、光學驅(qū)動、或者可移動介質(zhì)盒。實現(xiàn)特 定實施例的功能性的數(shù)據(jù)庫和模塊可由文件存儲子系統(tǒng)228存儲。
[0043] 總線子系統(tǒng)212提供用于使得計算機系統(tǒng)210的各種部件和子系統(tǒng)按照期望彼此 通信的機制。雖然總線子系統(tǒng)212被示意性地示出為單個總線，但是總線子系統(tǒng)的替代性 實施例可以使用多個總線。
[0044] 計算機系統(tǒng)210本身可以為各種類型，包括個人計算機、便攜式計算機、工作站、 計算機終端、網(wǎng)絡計算機、電視、大型機（mainframe)或者任何其它數(shù)據(jù)處理系統(tǒng)或用戶設 備。由于計算機和網(wǎng)絡的持續(xù)變化性質(zhì)的影響，出于描述優(yōu)選實施例的目的，圖2A中描繪 的計算機系統(tǒng)210的描述僅僅旨在作為特定示例。計算機系統(tǒng)210的許多其他配置可能具 有比圖2A中描繪的計算機系統(tǒng)更多或更少的部件。
[0045] 圖2B示出存儲器240,諸如與文件存儲子系統(tǒng)228和/或與網(wǎng)絡接口子系統(tǒng)216相 關聯(lián)的非臨時性計算機可讀數(shù)據(jù)存儲介質(zhì)，可以包括數(shù)據(jù)結(jié)構(gòu)，以便指定如下電路設計，該 電路設計包括來自端對端FinFET靈活庫的功能單元的功能單元、或者如以下將更詳細地 所描述的其它基于端對端FinFET塊的功能單元。在其它實施例中，存儲器240存儲如下功 能單元庫，該功能單元庫包括使用靈活端對端FinFET塊結(jié)構(gòu)實現(xiàn)的功能單元。存儲器240 可以為硬盤、軟盤、CD-ROM、光學介質(zhì)、移動介質(zhì)盒、或者以易失或非易失形式的存儲計算機 可讀數(shù)據(jù)的其它介質(zhì)。存儲器240被示出為存儲了電路設計280,該電路設計280包括例如 電路設計的HDL描述，該電路設計的HDL描述包括利用所描述的端對端FinFET技術(shù)創(chuàng)建的 一個或多個FinFET塊功能單元的。圖2C是表示通過使用所描述的技術(shù)而創(chuàng)建的集成電路 290的塊，該集成電路290包括一個或多個端對端FinFET塊功能單元、和/或選自FinFET 靈活庫的功能單元。
[0046] 圖3A和圖3B分別是示出呈典型絕緣體上硅和塊狀襯底配置的FinFET結(jié)構(gòu)的簡 化圖示。這兩種基本結(jié)構(gòu)都可用于本文所描述的端對端FinFET塊功能單元。
[0047] 在圖3A中，多個鰭301、302、303設置在絕緣襯底300上。絕緣襯底300可以包括 在塊狀半導體襯底上的絕緣材料層，諸如在絕緣體上硅式集成電路中采用的，或者可以包 括塊狀電介質(zhì)襯底材料，諸如藍寶石。鰭301、302、303包括在襯底300上平行地布置的半導 體主體，使得它們延伸到圖3A的頁面內(nèi)和頁面外。柵極介電層305覆蓋（overly)鰭301、 302、303的側(cè)部并且通常也覆蓋它們頂部?？梢允褂美缃饘倩蚨嗑Ч鑱韺崿F(xiàn)的柵極導體 307,跨鰭并且在柵極介電層305上方延伸。
[0048] 圖3B示出從塊狀半導體主體310突出的多個鰭311、312、313，它們有時稱為主體 約束鰭（body-tied Fin)。另外，單獨的鰭由淺溝槽式隔離結(jié)構(gòu)316、317分離。柵極介電層 315覆蓋鰭311、312、313。柵極導體318跨鰭并且在柵極介電層315上方延伸。
[0049] 對于圖3A和圖3B的實施例，在柵極導體307和318的任一側(cè)上，源極和漏極區(qū)域 (未示出）被實現(xiàn)在鰭中。所得FET晶體管具有在鰭中的源極、溝道和漏極區(qū)域、以及覆蓋 鰭的柵極。這類晶體管通常稱為多柵極晶體管，因為柵極導體覆蓋鰭的兩側(cè)，并且因此使得 溝道的有效寬度增加。用于實現(xiàn)FinFET晶體管的鰭可能相當?shù)恼＠?，可以利用具?20nm或更少的數(shù)量級的寬度的鰭。由于多柵極式柵極結(jié)構(gòu)以及窄的鰭寬度，F(xiàn)inFET晶體管 具有絕佳性能特性以及小的布局面積。
[0050] 圖4示出互補的端對端FinFET ±夬，其中FinFET晶體管（以及其它半導體器件） 可以布置為實現(xiàn)了靈活FinFET功能單元庫的功能單元。圖4A是適用于圖4和圖5的圖 例，其示出了 FinFET塊的組成部分的陰影繪制，包括用于N溝道和P溝道半導體鰭的陰影 繪制、用于柵極導體的陰影繪制、以及用于第一金屬層（金屬〇)的陰影繪制。
[0051] 圖4中的布局示出了適于通過使用互補的P溝道和N溝道晶體管（即所謂的CMOS 晶體管）來實現(xiàn)功能單元的側(cè)對側(cè)FinFET塊的可重復圖案。圖案包括P溝道塊402以及N 溝道塊403。隔離結(jié)構(gòu)426將P溝道塊402與N溝道塊403分離。P溝道塊402包括被分配 用于將在襯底上平行布局的鰭的集合的面積，鰭的集合包括鰭404。當所有的所分配面積都 被利用時，圖示中示出的P溝道塊402中的鰭集合包括了七個成員。在任意給定的FinFET 塊中，分配的面積中的鰭集合中的成員數(shù)量可以根據(jù)特定實現(xiàn)方式的需要來變化。這些鰭 可以在絕緣層上實現(xiàn)、或從下面的半導體主體（未示出）突出，如上討論。
[0052] N溝道塊403包括鰭集合,該鰭集合包括鰭405,該集合中的成員在襯底上平行布 局。當所有的所分配面積都被利用時，圖示中示出的N溝道塊403中的鰭集合包括七個成 員。雖然此處附圖示出N溝道塊和P溝道塊具有被分配用于相等數(shù)量的鰭的面積，但是本 技術(shù)的實現(xiàn)方式可以在各種塊中使用不同數(shù)量的鰭。在任何給定FinFET塊中，分配了用于 其的面積的鰭集合中的成員的數(shù)量，可以根據(jù)特定實現(xiàn)方式的需要來變化。正如P溝道塊， N溝道塊中的鰭可以在絕緣層上實現(xiàn)，或從下面的半導體主體（未示出）突出，如上討論。
[0053] 如圖所示，圖4的塊布局示出了側(cè)對側(cè)FinFET布局，其中鄰近于隔離結(jié)構(gòu)426的 相對（opposing)側(cè)的鰭404和405分別具有平行側(cè)406和407,這些平行側(cè)相鄰于隔離結(jié) 構(gòu) 426。
[0054] 圖案化的柵極導體層覆蓋鰭，并包括圖中所示以沿列布置的多個FinFET塊形式 的柵極導體（利用"柵極"陰影示出）。列數(shù)可以根據(jù)特定實現(xiàn)方式進行選擇。P溝道塊402 包括柵極導體，包括柵極導體410,它們是圖案化的柵極導體層的元件，并設置在塊402和 403中的鰭集合的上方并且與鰭集合正交，并且跨隔離結(jié)構(gòu)426延伸。在替代性實施例中， 柵極導體410可以在每個塊中使用單獨存在的導體實現(xiàn)，單獨導體可以使用覆蓋層中圖案 化的金屬層連接。
[0055] 隔離結(jié)構(gòu)426定位在P溝道塊402與N溝道塊403之間。隔離結(jié)構(gòu)426可以用于 防止由于寄生晶體管等所造成的電流泄露，這種電流泄露另外可以由CMOS功能單元布局 造成。在一個示例中，隔離結(jié)構(gòu)426是填充絕緣體的溝槽，在半導體襯底中，該隔離結(jié)構(gòu)的 寬度和/或長度可以與在鰭的塊內(nèi)的鰭之間的溝槽的寬度和深度相同或大于鰭的塊內(nèi)的 鰭之間的溝槽的寬度和深度。在一些實施例中，隔離結(jié)構(gòu)可以包括被設計用于減少或平衡 鄰近隔離結(jié)構(gòu)的鰭的側(cè)406和407上的應力的部件。
[0056] 在該示例中，圖案化的導體層（金屬0)被布局有圖案化的柵極導體層，該圖案化 的柵極導體層包括柵極導體（例如，410)。金屬0導體412、413可以為用于將所選擇的鰭 連接至電源（power) (VDD)和接地（VSS)的軌道（rail)的電源導體（power conductor)。 在替代結(jié)構(gòu)中，VDD和VSS電源導體可以使用更高層（例如，金屬1或金屬2)的導體實現(xiàn)， 并且可以轉(zhuǎn)而在標準功能單元布局中連接至的金屬0導體412和413。
[0057] 如本文中所使用的電源導體、或電源軌道是在圖案化的導體層中的導電導體，該 導電導體主要用于將通常稱為VDD或VSS的電源電壓向電路元件遞送。用于給定塊的VDD 電壓和VSS電壓可以與用于另一塊、或者用于同一集成電路上的其它電路的、VDD電壓和 VSS電壓相同或不同。
[0058] 在此所描述的技術(shù)的實施例中，至少一個圖案化的導體層（金屬1、金屬2等等） 覆蓋圖案化的柵極導體層。在圖4中，為了易于說明用于FinFET塊的基礎側(cè)對側(cè)布局，省 略這些圖案化的導體層。第一圖案化的導體層中的導體可以有利地布置成與圖案化的柵極 導體層中的柵極導體平行并且與鰭正交。這有助于將第一圖案化的導體層用于將在相鄰塊 中沿列的柵極導體以及源極/漏極區(qū)域互連。
[0059] FinFET塊可以布置在網(wǎng)格圖案上，其中網(wǎng)格圖案具有大小適于容納針對所應用的 集成電路技術(shù)的水平和堅直接觸間距（contact pitch)的網(wǎng)格單元，其中接觸間距在布局 中提供針對層間連接件的空間，該層間連接件在柵極導體或鰭之間并且覆蓋圖案化的導體 層。在代表性的網(wǎng)格圖案中，柵極導體平行布置并且間隔開，從而使得在每個網(wǎng)格單元內(nèi)都 有一個柵極導體落入，從而允許針對層間連接件接觸每個柵極導體的水平間距的空間。而 且，鰭也平行布置并且間隔開，使得在每個網(wǎng)格單元內(nèi)都有一個FinFET落入，從而允許針 對層間連接件接觸每個柵極導體的水平間距的空間。在一些實施例中，連接至柵極導體之 間的鰭的金屬0連接件可以在柵極導體之間形成，而不增加水平間距要求，如圖所示。在一 些實現(xiàn)方式中，用于網(wǎng)格單元的水平和堅直間距可以是不同的，并且使用用于特定制造技 術(shù)和布局架構(gòu)的布局規(guī)范進行限定。
[0060] 與圖4的側(cè)對側(cè)FinFET塊形成對照，圖5示出互補的端對端FinFET塊，其中 FinFET晶體管（以及其它半導體器件）可以布置為實現(xiàn)靈活FinFET功能單元庫的功能單 元。圖4A中的圖例也適用于圖5中繪制的布局。
[0061] 圖5中的布局示出端對端FinFET塊的可重復的圖案，適于使用互補的P溝道和N 溝道FinFET晶體管（即所謂的CMOS FinFET晶體管）來實現(xiàn)功能單元的。圖案包括P溝 道塊422以及N溝道塊423。具有相對的第一和第二側(cè)442、443的隔離結(jié)構(gòu)440將P溝道 塊422與N溝道塊423分離。P溝道塊422包括鰭集合，該鰭集合包括鰭424,該集合中的成 員在襯底上平行布局。N溝道塊423包括鰭集合，該鰭集合包括鰭425,該集合中的成員在 襯底上平行布局。N溝道塊423中和P溝道塊422中的鰭端對端地布置。因此，例如，P溝 道塊422中的鰭424具有第一端部426和第二端部428。第一端部相鄰或者鄰近于塊間隔 離結(jié)構(gòu)440的第一側(cè)442。鰭424在第一方向上延伸遠離塊間隔離結(jié)構(gòu)440,使得第二端部 428遠離塊間隔離結(jié)構(gòu)440。N溝道塊423中的鰭425具有第一端部427和第二端部429。 第一端部427相鄰或者鄰近于塊間隔離結(jié)構(gòu)440的第二側(cè)443。鰭424在第一方向上延伸 遠離塊間隔離結(jié)構(gòu)440,使得第二端部428遠離塊間隔離結(jié)構(gòu)440。
[0062] 圖示中示出的P溝道塊422中的鰭集合包括了 11個成員。構(gòu)成給定FinFET塊的 鰭集合中的成員的數(shù)量可以根據(jù)特定實現(xiàn)方式的需要來變化。這些鰭可在絕緣層上實現(xiàn)、 或者從下面的半導體主體（未示出）突出，如上討論。
[0063] 圖示中示出的N溝道塊423中的鰭集合包括了 11個成員，這與針對P溝道塊422 的數(shù)量相同。雖然此處的附圖示出N溝道塊423和P溝道塊422具有相等數(shù)量的鰭，但是 本技術(shù)的實現(xiàn)方式可以在各種塊中使用不同數(shù)量的鰭。這些鰭可以在絕緣層上實現(xiàn)、或從 下面的半導體主體（未示出）突出，如上討論。
[0064] 在該示例中，圖案化的導體層（金屬0)利用包括柵極導體（例如，430、432)的圖 案化的柵極導體層進行布局。金屬〇導體450、451可以用于將所選擇的鰭連接至器件的其 它層中的VDD和VSS電源導體，VDD和VSS電源導體轉(zhuǎn)而可以在標準功能單元布局中連接 至金屬〇導體450、451。在替代結(jié)構(gòu)中，VDD和VSS電源導體可以使用更高層的（例如，金 屬1或金屬2)導體實現(xiàn)。
[0065] 由于在給定布局面積內(nèi)可以實現(xiàn)改進的晶體管性能，F(xiàn)inFET結(jié)構(gòu)是理想的。 FinFET塊設計利用FinFET結(jié)構(gòu)的優(yōu)點，創(chuàng)建具有"量子化的"性能的功能單元，它們可以通 過將鰭與功能單元連接或斷開連接，來改變邏輯設計中的針對FinFET的、有效溝道的寬度 并且由此改變晶體管的強度。然而，如圖4所示側(cè)并側(cè)（side-by-side)塊的設計中可能產(chǎn) 生問題，這是因為在塊的邊緣上的鰭上引起的非對稱的應力。非對稱的應力在制造期間導 致結(jié)構(gòu)的扭曲失效和開裂失效，以及導致跨陣列的性能變化。這些問題隨著鰭寬度收縮為 低于20nm而變得更為突出。寬度的進一步減少開始引起鰭的機械穩(wěn)定性的問題，尤其是在 隔離寬度或深度在鰭的兩側(cè)不同的情況下。例如，參照圖4,鰭404朝著鰭405在其上方具 有窄的隔離結(jié)構(gòu)，但是在其下方具有更寬隔離結(jié)構(gòu)426。由于在隔離材料（諸如HDP氧化物 (高密度等離子化學氣相沉積CVD過程）或SOG氧化物（旋裝玻璃）或可流動的CVD氧化物 (利用可流動的材料的CVD過程））中的固有應力，具有不同寬度和/或深度的隔離結(jié)構(gòu)對 鰭404的兩側(cè)強加不同的力。大程度的力不平衡可能導致鰭404的位錯形成（dislocation formation)或開裂，從而使得晶體管無功能。
[0066] 另外，如圖4所示，側(cè)并側(cè)塊中的半導體鰭通常被實現(xiàn)為每條線具有不同數(shù)量 FinFET。因此，塊可以包括較長的半導體鰭，如鰭405,以及較短的半導體鰭，如鰭415。較 長的鰭（如405)由于可能應力工程（stress engineering)更強或更一致，因而可以具有 更好的性能；而較短鰭（如鰭415)中的晶體管由于可能應力松弛，因而可以具有較弱的性 能。
[0067] 圖5中的塊布局示出端對端FinFET布局，其中鰭424和425具有鄰近于隔離結(jié)構(gòu) 440的對應側(cè)442、443的對應端部。在圖5所示布局中，P溝道塊422中的鰭集合與N溝道 塊423中的鰭集合端對端地對準，使得鰭424和425的外側(cè)彼此對準。在替代實施方式中， P溝道塊422中的鰭可以相對于N溝道塊423中的鰭集合偏移，使得鰭424和425的外側(cè)可 以偏移，但是仍端對端地布置并且在相同方向上延伸。
[0068] 端對端的布局基本上減少了由于使用側(cè)對側(cè)塊布局而產(chǎn)生的以上所提及的問題。 例如，比起來自位于遠端上的電源導體結(jié)構(gòu)的應力，鰭的端部（例如,鰭424的端部426)可 能遭受到鄰近于塊間隔離結(jié)構(gòu)的非對稱的應力。然而，鰭的端部在結(jié)構(gòu)上適于在不影響鰭 的結(jié)構(gòu)完整性的情況下，在不導致扭曲的情況下，以及在不導致塊中FinFET的溝道上的應 力的顯著變化的情況下，吸收應力。而且，如下所示應力體結(jié)構(gòu)可以在鰭的端部上形成，或 者在鰭的端部與柵極導體之間形成。此外，如圖5那樣端對端地對準的鰭可以所有鰭都是 相同長度，這意味著它們可以具有標稱上（nominally)相同的量的應力，并且因此它們?nèi)?都具有標稱上相同的性能。這消除了由于不同的鰭長度的影響，而在如圖4所示那種側(cè)對 側(cè)鰭放置布置中固有的強的應力鄰近效應。
[0069] 在圖5的布局中，圖案化的柵極導體層包括位于P溝道塊422之上的第一柵極導 體430以及位于N溝道塊423上方的第二柵極導體432。第一柵極導體在P溝道塊422中 的至少一個鰭（例如，鰭424)之上延伸。在該示例中，第一柵極導體430被示出為在所有 的鰭之上延伸。同樣,第二柵極導體432在N溝道塊423中的至少一個鰭（例如，鰭425) 之上延伸。
[0070] 與在每個塊中包括多個柵極導體（例如，如導體410的堅直導體）的圖4所示側(cè) 對側(cè)塊形成對照，圖5示出包括僅僅一個柵極導體（例如，水平導體430、432)的端對端塊。 在其它實施例中，在端對端塊中可能存在多于一個水平柵極導體。然而，在本文所描述的端 對端塊布置中，有利的實施例在每個塊中使用單個柵極導體、并且使用多個端對端鰭。
[0071] 圖6示出以側(cè)對側(cè)FinFET塊布局的IX反相器，IX反相器包括P溝道塊中的單 個上拉晶體管和N溝道塊中的單個下拉晶體管。圖6所示反相器在每個塊中僅使用一個晶 體管，每個晶體管具有等于鰭的寬度的1倍的寬度，并且因此可以被稱作IX反相器。
[0072] 圖6A是適用于圖6、圖7、圖8和圖9的圖例，示出FinFET塊的組成部分的陰影繪 制，包括用于N溝道和P溝道半導體鰭的陰影繪制、用于柵極導體的陰影繪制、以及用于第 一金屬層（金屬〇)、第二金屬層（金屬1)和第三金屬層（金屬2)的陰影繪制。金屬1和 金屬2層是覆蓋圖案化的柵極導體層的圖案化的導體層。金屬0層位于金屬1和金屬2層 下方，并且可以與圖案化的柵極導體層位于集成電路中相同的層中。金屬0層可以直接接 觸鰭上的源極/漏極區(qū)域，并且直接接觸柵極導體。而且，在附圖中表示出了用于使得層互 連的兩種類型的層間連接件（諸如過孔）的符號。由具有從左下角到右上角的單交叉線的 方形所表示的層間連接件，將第一圖案化的導體層（金屬1)中的導體連接至鰭上的源極/ 漏極區(qū)域。有具有"X"形的交叉線所表示的層間連接件，將第二圖案化的導體層（金屬2) 中的導體連接至下方的圖案化的導體層（例如，金屬〇)或圖案化的柵極導體層。當然，在 可以用來實現(xiàn)本文所描述的端對端FinFET技術(shù)的許多集成電路技術(shù)中，也可以利用多于 三個圖案化的導體層。
[0073] P溝道塊中的上拉晶體管使用單個鰭604進行布局，該鰭604具有耦合到金屬0導 體620的漏極端子和耦合到金屬0導體622的源極端子。金屬0導體620連接至金屬2導 體630,在該金屬2導體630處供應反相器的輸出信號。金屬0導體622連接至金屬0導 體624,金屬0導體624又耦合至VDD電源導體。N溝道塊中的下拉晶體管使用單個鰭605 進行布局，該鰭605具有耦合到金屬0導體620的漏極端子和耦合到金屬0導體623的源 極端子。金屬〇導體623連接至金屬0導體625,金屬0導體625又耦合至VSS電源導體。 圖案化的柵極層包括跨鰭604并且跨鰭605延伸的柵極導體610。在該布局中跨P溝道塊 和N溝道塊延伸的柵極導體610,連接至金屬1連接件631，在金屬1連接件處提供對反相 器的輸入。柵極導體612和614是"偽柵極（du_y gate)"，其可以由于各種原因而用于塊 布局。由于金屬0導體622、623和620的使用，與這些柵極導體相關聯(lián)的間距被包括在用 于網(wǎng)格單元的面積中。
[0074] 在該示例中，N溝道塊和P溝道塊被配置用于各自如由P溝道塊中的區(qū)域606表示 和N溝道塊中的區(qū)域607表示的三個鰭，以便有助于實現(xiàn)至多三個平行FinFET晶體管。然 而，IX反相器在每個塊中僅僅使用一個鰭；在標準塊布局中用于該另外兩個鰭的的面積 并未使用。盡管如此，用于使用如圖所示側(cè)對側(cè)塊的IX反相器的布局的總面積，可以由堅 直間距的計數(shù)乘以水平間距的計數(shù)來表示，對于堅直間距一個接觸間距由符號" λ "表示， 對于水平間距一個接觸間距也由" λ "表示。如可以看到的，假設塊間隔離結(jié)構(gòu)并不消耗多 于一個接觸間距，那么實現(xiàn)IX反相器需要八個堅直接觸間距和三個水平接觸間距。因此， 總面積是8乘以3個接觸間距，或者24 λ 2。
[0075] 比起圖6的側(cè)對側(cè)布局，圖7示出端對端FinFET塊中的I X反相器布局。P溝道 塊中的上拉晶體管使用具有耦合到金屬〇導體724的漏極端子和耦合到金屬0導體720的 源極端子的鰭704進行布局。金屬0導體720連接至金屬2導體730,在該金屬2730處供 應反相器的輸出信號。金屬O導體724連接至VDD電源導體，VDD電源導體可以被布線穿 過其它圖案化的導體層。N溝道塊中的下拉晶體管使用具有耦合到金屬O導體720的漏極 端子和耦合到金屬〇導體725的源極端子的鰭705進行布局。金屬0導體725連接至VSS 電源導體。圖案化的柵極導體層包括位于P溝道塊中的柵極導體708以及位于N溝道塊中 的柵極導體710。柵極導體708和柵極導體710平行布置并且分別在鰭704和705上方跨 過。金屬0導體728從柵極導體708連接至柵極導體710。金屬0導體728連接至金屬1 導體731，在該金屬1導體731處供應對反相器的輸入。金屬0導體728是與第一集合中的 半導體鰭中的一個半導體鰭和第二集合中半導體鰭中的一個半導體鰭平行并且相鄰的塊 間導體的實施例，其中塊間導體將第一柵極導體連接至第二柵極導體。金屬〇導體728可 以覆蓋在P溝道塊和N溝道塊中包括的第一集合和第二集合的半導體鰭中的端對端半導體 鰭，并且消耗布局中的單個半導體鰭的間距?？商娲兀饘?導體可以放置在的網(wǎng)格圖案 中的分配給金屬0塊間導體的面積中，并且在該面積中并不存在半導體鰭。
[0076] 圖7所示IX反相器使用端對端FinFET塊進行布局，該布局與圖使用側(cè)對側(cè) FinFET塊來布局的6的反相器相比，可以在小得多的面積中布局。如圖所示，圖7的反相器 包括堅直方向上的四個接觸間距以及水平方向上的兩個接觸間距，達到4X2接觸間距、或 8 λ 2或8個網(wǎng)格單元的總面積。該示例示出，基于每個塊中三個平行的鰭，端對端FinFET 塊可以用于使用側(cè)對側(cè)FinFET塊布局的布局面積的三分之一實現(xiàn)IX反相器。
[0077] 如圖7所示針對每個鰭在每個塊中存在一個FinFET晶體管的布局可以造成具有 在y軸上的鰭間距（可替代地稱為塊間距）的FinFET塊，該鰭間距等于接觸間距λ兩倍。 因此，端對端架構(gòu)的單晶體管配置可以適于具有2λ的每堅直塊間距的布局網(wǎng)格，假設塊 間隔離結(jié)構(gòu)可以實現(xiàn)在單個接觸間距λ內(nèi)。
[0078] 圖8示出使用與圖6相同的側(cè)對側(cè)FinFET塊布局的3X反相器布局，其中每個塊 中具有三個水平的鰭。P溝道塊中的上拉晶體管使用各自具有耦合到金屬〇導體820的漏 極端子和耦合到金屬〇導體822的源極端子的鰭804、806、808進行布局。金屬0導體820 連接至金屬2導體830,反相器的輸出信號就在金屬2導體830處供應。金屬0導體822 連接至金屬〇導體824,金屬0導體624又耦合至VDD電源導體。N溝道塊中的下拉晶體管 使用各自具有耦合到金屬〇導體820的漏極端子和耦合到金屬0導體823的源極端子的鰭 805、807、809進行布局。金屬0導體823連接至金屬0導體825,金屬0導體625又耦合至 VSS電源導體。圖案化的柵極導體層包括柵極導體810,該柵極導體810跨P溝道塊中的鰭 804、806、808延伸的柵極導體810以及跨N溝道塊中的鰭805、807、809延伸。在該布局中 跨P溝道塊和N溝道塊延伸的柵極導體810連接至金屬1連接件831，對反相器的輸入在 金屬1連接件831處提供。柵極導體812和814是"偽柵極"。由于金屬0導體822、823和 820的使用，與這些柵極導體相關聯(lián)的間距被包括在用于網(wǎng)格單元的區(qū)域中。
[0079] 在該示例中，用于使用側(cè)對側(cè)塊的3Χ反相器的布局的總面積包括八個堅直接觸 間距和三個水平接觸間距，在該布局中標準塊的鰭被完全地部署。因此，總面積是8接觸間 距乘以3接觸間距，或者24 λ 2,或者24個網(wǎng)格單元。
[0080] 比起圖8的側(cè)對側(cè)布局，圖9示出端對端FinFET塊中的3Χ反相器布局。P溝道 塊中的上拉晶體管使用各自具有耦合到對應的金屬〇導體924、924Α、924Β的漏極端子和耦 合到對應的金屬0導體920、920Α、920Β的源極端子的鰭904、904Α、904Β進行布局。金屬0 導體920、920A、920B連接至金屬2導體930,反相器的輸出信號就在金屬2導體930處供應。 金屬〇導體924、924A、924B連接至VDD電源導體，VDD電源導體可被布線穿過其它圖案化的 導體層。N溝道塊中的下拉晶體管使用各自具有耦合到對應的金屬0導體920、920A、920B 的漏極端子和耦合到對應的金屬〇導體925、925A、925B的源極端子的鰭905、905A、905B進 行布局。金屬0導體925、925A、925B連接至VSS電源導體。圖案化的柵極導體層包括位于 P溝道塊中的柵極導體908以及位于N溝道塊中的柵極導體910。柵極導體908和柵極導 體910平行布置。在P溝道塊中，柵極導體908跨越鰭904、904A、904B。在N溝道塊中，柵 極導體910跨越鰭905、905A、905B。金屬0導體928從柵極導體908連接至柵極導體910。 金屬0導體928連接至金屬1導體931，對反相器的輸入就在金屬1導體931處施加。
[0081] 圖9所示3X反相器使用端對端FinFET塊進行布局，該布局與圖8的使用側(cè)對 側(cè)FinFET塊來布局的反相器相比，要求小得多的面積。如圖所示，圖9的反相器包括堅直 方向上的四個接觸間距和水平方向上的四個接觸間距，達4X4接觸間距、或16 λ 2的總面 積。該示例示出，基于每個塊中三個平行的側(cè)并側(cè)鰭，端對端FinFET塊可以用于使用側(cè)對 側(cè)FinFET塊布局的布局面積的三分之二實現(xiàn)3Χ反相器。使用端對端FinFET塊替代側(cè)對 側(cè)FinFET塊實現(xiàn)的面積節(jié)省取決于要形成的特定單元，并且這種面積節(jié)省很有可能隨著 單元大小的增加而減弱。對反相器而言，面積節(jié)省是取決于所使用的鰭的數(shù)目、與端對端 塊比較的為其在側(cè)對側(cè)塊中分配了面積的鰭的數(shù)目、以及為其在端對端布局中分配了面積 的柵極導體的數(shù)量。在較小的單元（諸如圖7的IX反相器）的布局中，端對端架構(gòu)可以 實現(xiàn)為具有較大的面積節(jié)省，這種面積節(jié)省可以針對一些較大單元獲得。因此，可以預期的 是，本技術(shù)可以用于實現(xiàn)給定電路，在該電路中存在大量小的單元，這些小單元在小到側(cè)對 側(cè)實施例所需面積的一半的面積中。實現(xiàn)這些面積節(jié)省，同時還改進了鰭的機械穩(wěn)定性，并 且減少了不期望的應力鄰近效應。
[0082] 圖7和圖9都示出可以用來指定FinFET功能單元庫中的功能單元的結(jié)構(gòu)的網(wǎng)格 布局。網(wǎng)格布局具有網(wǎng)格單元，該網(wǎng)格單元提供為用于實現(xiàn)功能單元所使用的FinFET晶體 管的特征的布局所分配的面積。網(wǎng)格單元的大小可以基于如上所提及的水平和堅直接觸間 距，或者基于將在晶體管中使用的其它特征的大小。因此，網(wǎng)格單元是布局中的單位面積， 該布局用于如本文中所描述的FinFET塊的特征。另一方面，如本文中所描述的功能單元是 可以包括FinFET的電路，其存儲在可以使用FinFET塊實現(xiàn)的功能單元庫中。
[0083] 參照圖9,第一塊包括布置在網(wǎng)格圖案上的具有第一和第二軸（S卩，Y軸和X軸） 的半導體鰭（904、904Α、904Β)的第一集合，第一集合中的半導體鰭網(wǎng)格的Y軸平行對準，并 且具有X軸間距。第二塊包括布置在網(wǎng)格圖案上的半導體鰭（905、905Α、905Β)的第二集 合，第二集合中的半導體鰭與網(wǎng)格的Y軸平行對準，并且具有X軸間距。如上提及，Y軸和 X軸間距兩者在附圖中都標記為λ，但是在一些實現(xiàn)方式中可以具有不同大小。圖案化的 柵極導體層包括跨過鰭的第一集合和第二集合中的鰭的柵極導體，柵極導體設置在與網(wǎng)格 的X軸平行的線上。多個圖案化的導體層（金屬〇、金屬1、金屬2)包括一個或多個導電導 體。多個層間連接件包括布置成連接半導體鰭、柵極元件、以及多個圖案化的導體層中的導 體的導體。網(wǎng)格圖案上的網(wǎng)格單元具有Y軸間距和X軸間距。Y軸和X軸間距的大小至少 提供層間連接件要求的面積，或者不同地提供要求限制網(wǎng)格單元大小的FinFET結(jié)構(gòu)的特 征的面積。第一和第二集合中的半導體鰭沿X軸以X軸間距間隔開來。在該布局架構(gòu)中， 第一和第二集合的半導體鰭具有與Y軸間距約相同的長度。
[0084] 而且，在該示例中，塊間隔離結(jié)構(gòu)（未示出）具有與Y軸間距相同的寬度。在其它 實施例中，塊間隔離結(jié)構(gòu)可以具有是Y軸間距的整數(shù)倍的寬度，或者可以具有是Y軸間距的 非整數(shù)倍的寬度。
[0085] 圖9包括：截面指示符10-10,其指示了穿過鰭904、905的堅直的截面線，該截面 在圖10中示出；截面指示符11-11，其指示了在N溝道塊中穿過晶體管的漏極端子跨鰭 905、905A、905B的水平的截面線，該截面在圖11中示出；以及截面指示符12-12,其指示了 在P溝道塊中沿柵極導體908的水平的截面線，該截面在圖12中示出。
[0086] 圖10示出簡化截面，根據(jù)圖9的布局，第一鰭904在P溝道塊中，并且第二鰭905 在N溝道塊中，其中鰭904和鰭905端對端地布置。包括填充了絕緣體的溝槽的隔離結(jié)構(gòu) 940,將鰭904與鰭905分離。柵極導體908和910覆蓋在鰭904、905上的溝道區(qū)域，其中 柵極介電層將柵極導體與鰭分離。金屬〇導體920從包括有在鰭904上的應力體結(jié)構(gòu)950 的漏極連接到包括有在鰭905上的應力體結(jié)構(gòu)951的漏極。出于本描述的目的，F(xiàn)inFET的 源極和漏極端子可以被稱為"源極/漏極區(qū)域"，因為它們作用為源極或漏極取決于功能單 元的配置而非取決于它們在FinFET結(jié)構(gòu)上的位置。應力體結(jié)構(gòu)950并入到鰭904中，并且 引起在晶體管的溝道區(qū)域中的應力。用于P溝道FinFET的應力體結(jié)構(gòu)950可以為晶格失 配結(jié)構(gòu)，諸如用于形成漏極的外延生長的具有P型摻雜的硅鍺晶體。用于N溝道FinFET的 應力體結(jié)構(gòu)951可以為晶格失配結(jié)構(gòu)，諸如用于形成漏極的外延生長的具有N型摻雜的硅 碳晶體。示出了絕緣填料（insulating fill)960,該絕緣填料遮蓋（cover) 了鰭、柵極導 體908和910、以及金屬0導體920。金屬0導體924和925在截面的邊緣示出，耦合至形 成在鰭的源極端子上應力體結(jié)構(gòu)，該應力體結(jié)構(gòu)同樣地在溝道區(qū)域中引起應力。
[0087] 圖11示出簡化截面，示出N溝道塊的漏極區(qū)域中的鰭的結(jié)構(gòu)。如圖所示，鰭905、 905A和905B在漏極區(qū)域中具有應力體結(jié)構(gòu)951、95認、95川，該應力體結(jié)構(gòu)可以形成在鰭 905、905A和905B的凹陷部分中應力體。淺溝槽式隔離結(jié)構(gòu)970、971將鰭分離。金屬0導 體920、920A和920B覆蓋并且接觸包括應力體結(jié)構(gòu)的漏極區(qū)域。在該示例中，鰭905、905A 和905B從P型襯底1000中突出。N型摻雜被施加在漏極區(qū)域中以在N溝道塊中形成N溝 道器件。
[0088] 圖12示出簡化截面，示出P溝道塊中柵極導體908下方的鰭的結(jié)構(gòu)。如圖所示， 鰭904、904A和904B形成在P型襯底1000中的N型阱中，并且從該N型阱突出。淺溝槽式 隔離結(jié)構(gòu)970、971將鰭分離。柵極介電層954覆蓋在淺溝槽式隔離結(jié)構(gòu)的頂表面上方的、 鰭的側(cè)部和頂部。柵極導體908包裹鰭的側(cè)部和頂部，以形成FinFET晶體管結(jié)構(gòu)。
[0089] 圖13示出基于端對端布局架構(gòu)的具有單晶體管配置的FinFET陣列的實施例，其 中鰭具有被配置為每個鰭僅僅有一個FinFET的長度。布置為每個鰭有一個晶體管的鰭的 長度，可以被配置為在布局網(wǎng)格上針對一個源極區(qū)域、一個溝道區(qū)域以及一個漏極區(qū)域。用 于按該單晶體管構(gòu)造的鰭的多個集合的布局網(wǎng)格，可以設置成允許僅僅有一個柵極導體穿 過每個鰭，以及允許有兩個接觸，諸如在源極和漏極區(qū)域的每個區(qū)域中有一個金屬0接觸。 例如參照圖7,這可以造成在FinFET塊中具有等于兩倍接觸間距λ的堅直塊間距。因此， 在假設塊間隔離結(jié)構(gòu)可以實現(xiàn)在單個接觸間距λ內(nèi)的情況下，端對端架構(gòu)的單晶體管配 置可以適于具有2λ的堅直塊間距的布局網(wǎng)格。
[0090] 在端對端架構(gòu)的單晶體管配置的一些實施例中，整個陣列中的FinFET晶體管的 結(jié)構(gòu)可以非常一致（uniform)。因此，F(xiàn)inFET晶體管的性能更加一致，使得依賴于架構(gòu)的電 路設計可以在集成電路上的設備之間具有減小的變化。
[0091] 圖13中的布局示出端對端FinFET塊的可重復圖案，其以鏡像進行布置以便共享 間距，該間距與用于將電源導體或電源連接到鰭的接觸相關聯(lián)，從而支持庫單元的高密度 的布局。
[0092] 圖13中的圖案在布局上按順序地包括N溝道塊1、P溝道塊1、P溝道塊2、N溝道 塊2、N溝道塊3和P溝道塊3。塊間隔離結(jié)構(gòu)形成在N溝道塊1和P溝道塊1之間、在P溝 道塊2和N溝道塊2之間以及在N溝道塊3和P溝道塊3之間。用于VSS的電源連接件被 布局在N溝道塊1的頂部上，以及在N溝道塊2和N溝道塊3之間。用于VDD的電源導體 被布局在P溝道塊1和P溝道塊2之間，以及在P溝道塊3的頂部上。圖案可以在用于集 成電路的綜合的擴展布局網(wǎng)格上，堅直或水平地重復。
[0093] 提及P溝道塊2和N溝道塊2以及隔離結(jié)構(gòu)1340是出于描述布局中的一些一致 結(jié)構(gòu)的目的。隔離結(jié)構(gòu)1340具有相對的第一和第二側(cè)1342、1343,并且將P溝道塊2與N 溝道塊2分離。P溝道塊2包括鰭集合，該鰭集合包括鰭1324,該集合中的成員在襯底上平 行布局。P溝道塊2中的鰭集合具有與隔離結(jié)構(gòu)1340的第一側(cè)1342相鄰的鄰近端（例如， 位于鰭1324上的端部1326)。P溝道塊2中的鰭集合中的鰭（例如，位于鰭1324上的端部 1328)在該示例中與金屬OVDD電源導體1350接觸，或與另一接觸結(jié)構(gòu)接觸，并且延伸通過 相鄰P溝道塊1。
[0094] N溝道塊2包括鰭集合，該鰭集合包括鰭1325,該集合中的成員在襯底上平行布 局。N溝道塊2中的鰭集合具有與隔離結(jié)構(gòu)1340的第二側(cè)1343相鄰的鄰近端（例如，位 于鰭1325上的端部1327)。N溝道塊2中的鰭集合中的鰭（例如，位于鰭1325上的端部 1326)在該示例中與金屬OVSS電源導體1351接觸，或者與另一接觸結(jié)構(gòu)接觸，并且延伸通 過相鄰N溝道塊3。
[0095] 如上所描述的，在P溝道塊2和N溝道塊2兩者上的源極和漏極區(qū)域可以包括應 力體（未在圖13中示出），如晶格失配的外延生長的半導體元件，該應力體在FinFET的溝 道區(qū)域中引起應力。
[0096] 在圖13的配置中，P溝道塊2包括所有P溝道FinFET晶體管具有一致結(jié)構(gòu)的鰭 集合。由于有一致結(jié)構(gòu)，塊內(nèi)的FinFET和支持電路的尺寸可以具有在合理制造公差內(nèi)的相 同大小。同樣，N溝道塊2包括所有N溝道FinFET晶體管具有一致結(jié)構(gòu)的鰭集合。因此， 例如，P溝道塊2中的鰭集合中的所有鰭可以具有類似如圖10所示的一致結(jié)構(gòu)，包括在每 個端部上的一致的應力體、在源極和漏極上的一致的金屬接觸設計、在應力體之間的單個 柵極導體、在源極和漏極上的接觸之間的相同距離、相同的鰭寬度和鰭高度、以及一致的塊 間隔離結(jié)構(gòu)設計。一致結(jié)構(gòu)使得FinFET具有相同設計和相同大小，塊中FinFET可以具有 如下動態(tài)特性（諸如在溝道中引起的應力），該特性跨塊具有極緊密的（tight)范圍。
[0097] 因此，圖13示出結(jié)構(gòu)的示例，其中第一集合的半導體鰭（P溝道塊2)的成員具有 被配置用于在每個塊中形成單個FinFET的長度。在該示例中，每個半導體鰭延伸跨相同 類型的兩個塊（例如，P溝道塊1通過P溝道塊2,而N溝道塊2通過N溝道塊3)。延伸跨 P溝道塊2和P溝道塊1的半導體鰭（例如，1324)的一個端部相鄰于塊間隔離結(jié)構(gòu)1340， 而另一端部與塊間隔離結(jié)構(gòu)1345相鄰。在該配置中，每個P溝道塊（例如，P溝道塊2)中 的FinFET包括在塊間隔離結(jié)構(gòu)1340與第一柵極導體1330之間的第--致結(jié)構(gòu)（在區(qū)域 1360-2)以及在VDD電源導體1350 (或其它金屬0結(jié)構(gòu)）與柵極結(jié)構(gòu)1330之間的第二一致 結(jié)構(gòu)（在區(qū)域1363-2)。P溝道塊1中的FinFET也具有與P溝道塊2中的FinFET成鏡像 布局的一致結(jié)構(gòu)。延伸跨N溝道塊2和N溝道塊3的半導體鰭（例如，1325)的一個端部相 鄰于塊間隔離結(jié)構(gòu)1340,而另一端部相鄰于塊間隔離結(jié)構(gòu)1346。在該配置中，每個N溝道 塊（例如，N溝道塊2)中的FinFET包括在塊間隔離結(jié)構(gòu)1340與第二柵極導體1331之間的 第三一致結(jié)構(gòu)（在區(qū)域1362-2)以及在VSS電源導體1351 (或其它金屬0結(jié)構(gòu)）與柵極結(jié) 構(gòu)1331之間的第四一致結(jié)構(gòu)（在區(qū)域1365-2)。如上提及，第--致結(jié)構(gòu)、第二一致結(jié)構(gòu)、 第三一致結(jié)構(gòu)以及第四一致結(jié)構(gòu)可以包括應力體。
[0098] P溝道塊2和N溝道塊2中的結(jié)構(gòu)可以復制在如圖13所示布置的其它塊中。因 此，區(qū)域1360-1和1360-3中的在鰭的端部與對應柵極導體之間的結(jié)構(gòu)可以與區(qū)域1360-2 中的結(jié)構(gòu)一致，雖然區(qū)域1360-2中的那些結(jié)構(gòu)與區(qū)域1360-1和1360-3中的那些結(jié)構(gòu)成鏡 像地布局。同樣地，區(qū)域1363-1和1363-3中的在對應的金屬0電源導體與對應的柵極導 體之間的結(jié)構(gòu)可以與區(qū)域1363-2中的結(jié)構(gòu)一致。區(qū)域1362-1和1362-3中的結(jié)構(gòu)可以與 區(qū)域1362-2中的結(jié)構(gòu)一致。區(qū)域1365-1和1365-3中的結(jié)構(gòu)可以與區(qū)域1365-2中的結(jié)構(gòu) 一致。
[0099] 在圖13中，P溝道塊和N溝道塊被配置用于在電源導體與塊間隔離結(jié)構(gòu)之間的每 個半導體鰭上的單個FinFET。在其它實施例中，P溝道塊和N溝道塊被配置用于在電源導 體與塊間隔離結(jié)構(gòu)之間的每個半導體鰭上的多于一個FinFET，同時保持從跨布局的結(jié)構(gòu)的 一致性而得到的優(yōu)點。在塊間隔離結(jié)構(gòu)之間的給定鰭上具有多于兩個柵極元件的一些實施 例中，耦合至給定鰭上的特定FinFET的電源導體可以位于沿鰭的任何位置處，使用層間連 接件堅直地連接至圖案化的金屬導體，例如該圖案化的金屬導體充當電源導體或者充當至 位于布局上其他位置的電源導體的連接。單個FinFET配置可以有效實現(xiàn)節(jié)約空間的庫單 元，尤其是對于較小的庫單元而言。在一些實現(xiàn)方式中，單個FinFET塊以及多個FinFET塊 可以設置在單個集成電路上。另外，在一些實現(xiàn)方式中，端對端FinFET塊和側(cè)并側(cè)FinFET 塊的組合可以設置在單個集成電路上。
[0100] 圖14是一種用于設計用于單元庫的基于FinFET塊的單元的過程的簡化流程圖。 方法可以例如通過交互式軟件工具執(zhí)行，單元設計人員使用該工具來創(chuàng)建單元的庫?？梢?根據(jù)特定設計對步驟的次序進行適當修改。根據(jù)該簡化流程圖，選擇要被包括在單元庫中 的功能單元（1400)。這類單元可以是：如上所描述的反相器、觸發(fā)器（flip-flop)、邏輯門、 邏輯塊或者其它單元結(jié)構(gòu)。接著，假設CMOS技術(shù)的情況下，針對N溝道和P溝道器件，指定 FinFET塊，該FinFET塊包括端對端塊并且可選地包括側(cè)對側(cè)塊（1401)。用戶輸入可以指 定單元中的對象的形狀和位置（例如，單元邊界、電源導體的位置和寬度、柵極、有源區(qū)域） 等等。對于端對端塊，鰭可以被認為是布置成列。隨后，指定圖案化的柵極導體層，以便形 成覆蓋將在單元中使用的鰭的成行的柵極（1402)。隨后，指定圖案化的導體層，以便建立適 當互連，優(yōu)選包括具有布置成列的導體的層、以及具有布置成行的導體的層（1403)。多個圖 案化的導體層包括電源導體。隨后，指定層間連接，以便定位在鰭、柵極導體以及一個或多 個圖案化的導體層之間的連接（1404)。按這種方法產(chǎn)生的規(guī)范（specification)包括布局 文件，該布局文件以表示元件的指定平面形狀的GDS II格式數(shù)據(jù)庫文件或其它計算機可讀 的格式實現(xiàn)。隨后，指定單元被存儲在單元庫中以用于集成電路設計（1405)?？梢灾貜瓦^ 程，以生成包括實現(xiàn)不同功能的大量標準單元的單元庫。
[0101] 圖15是一種代表性的設計自動化過程的流程圖，這種設計自動化過程可以實現(xiàn) 為類似圖2所表示的系統(tǒng)所執(zhí)行的邏輯，包括具有使用如至少一個本文中所描述的端對 端FinFET塊實現(xiàn)的單元的FinFET塊庫。根據(jù)該過程的第一步驟，在數(shù)據(jù)處理系統(tǒng)中遍 歷（traverse)限定電路描述的數(shù)據(jù)結(jié)構(gòu)，諸如網(wǎng)表（1500)。存儲在與數(shù)據(jù)處理系統(tǒng)耦合 的數(shù)據(jù)庫或其它計算機可讀的介質(zhì)中的、包括如本文中所描述的基于端對端FinFET塊的 單元的單元庫由該數(shù)據(jù)處理系統(tǒng)訪問，并且被用于將庫中的單元與電路描述的元件匹配 (1501)。隨后，針對集成電路布局放置匹配的單元并且對單元進行布線（routed) (1502)。 接著，執(zhí)行設計驗證和測試（1503)。最后，可以修改端對端FinFET塊單元，以優(yōu)化電路的時 序或電源規(guī)范（1504)。對FinFET塊單元的修改可以包括掩模改變，該掩模改變導致圖案化 的導體層中的導體以及層間連接件的圖案的改變以改變特定的晶體管中利用的鰭的數(shù)量。 在一些情況下，這些改變可以在不改變集成電路上由單元所在的塊所占據(jù)的面積的情況下 完成。
[0102] 可以利用上述FinFET塊架構(gòu)來創(chuàng)建包括多個基于端對端FinFET塊的單元的靈活 庫。
[0103] 使用如本文中所描述的隔離結(jié)構(gòu)，可以避免彎曲或扭曲的鰭的問題。
[0104] 如本文中所描述的FinFET塊可以按照N溝道塊和P溝道塊的重復圖案進行布置， 從而允許在特定塊上方或下方的塊中靈活實現(xiàn)利用互補部分的CMOS電路元件。
[0105] 如本文中所描述的FinFET塊架構(gòu)允許具有靈活布局策略的極密集的面積利用。 技術(shù)可以適于門陣列、現(xiàn)場可編程門陣列、"門海（sea of gates)"架構(gòu)以及其它高密度的 和/或高性能的集成電路結(jié)構(gòu)的實現(xiàn)。
[0106] 以正交圖案結(jié)構(gòu)的靈活布局使得，如本文中所描述的端對端FinFET塊對于在集 成電路設計和制造期間在設計驗證過程期間實現(xiàn)用于大小改變或其它修改的工程改變命 令而言是理想的。
[0107] 可以利用混合的塊高度和塊寬度實現(xiàn)如本文中所描述的FinFET塊架構(gòu)，使得可 以根據(jù)特定設計目標的需要來適當利用可變大小的塊。
[0108] 一般來說，通過使用如本文中所描述的FinFET塊架構(gòu)，來實現(xiàn)對基于FinFET塊 的靈活庫的創(chuàng)建。在該庫中，標準單元可以包括"軟宏（soft macro)"，該軟宏可以填充 (populate)有一些靈活性，如針對它們的基礎元件的提取位置。與其中對單元的修改或調(diào) 整的粒度（granularity)是整個晶體管的平坦CMOS結(jié)構(gòu)不同，在如本文中所描述的FinFET 塊架構(gòu)中，粒度可以是鰭。通過使用在塊中平行地布置的鰭的子集來設計FinFET塊結(jié)構(gòu)， 提供了設計靈活性。
[0109] 庫可以由多個基于FinFET塊的功能單元組成，該基于FinFET塊的功能單元開發(fā) FinFET塊中的可用的鰭的子集，從而為不更改布局面積的優(yōu)化過程留下空間。該庫可設計 成針對沿著遍歷水平鰭的塊的列的柵極導體，將最小粒度施加至塊中的單個鰭，而非施加 至塊中的所有鰭。
[0110] 如本文中所描述的端對端FinFET塊布局利用FinFET庫塊的量子化的柵極寬度， 同時大幅地（substantially)減少了來自非對稱的結(jié)構(gòu)的鄰近的晶體管性能變化的影響， 并且大幅地減少了隨著尺寸縮小而產(chǎn)生的機械穩(wěn)定性的問題。端對端FinFET塊布局允許 形成更窄的鰭，從而減少晶體管的關態(tài)泄漏（off-state leakage)。另外，端對端FinFET塊 布局可以減少由使用塊實現(xiàn)的電路系統(tǒng)所消耗的芯片面積的二分之一的數(shù)量級。
[0111] 雖然參考以上詳述的優(yōu)選實施例和示例公開了本發(fā)明，但是應理解，這些示例旨 在進行說明而非限制。可以預期的是，本領域的技術(shù)人員將容易地想到多種的修改和組合， 這樣的修改和組合將在本發(fā)明的精神和隨附權(quán)利要求書的范圍內(nèi)。
【權(quán)利要求】
1. 一種集成電路，包括： 襯底； 第一集合的半導體錯，在所述襯底上，在第一方向上對準； 第二集合的半導體錯，在所述襯底上，在所述第一方向上對準； 塊間隔離結(jié)構(gòu)，在所述襯底上，所述塊間隔離結(jié)構(gòu)具有第一側(cè)和第二側(cè)，并且其中所述 第一集合中的半導體錯具有鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的端部，并且所述第二 集合中的半導體錯具有鄰近于所述塊間隔離結(jié)構(gòu)的所述第二側(cè)的端部；W及 圖案化的柵極導體層，包括：第一柵極導體，跨所述第一集合的半導體錯中的至少一個 錯延伸；W及第二柵極導體，跨所述第二集合的半導體錯中的至少一個錯延伸。
2. 根據(jù)權(quán)利要求1所述的集成電路，其中所述第二集合中的半導體錯與所述第一集合 中的半導體錯端對端地對準。
3. 根據(jù)權(quán)利要求1所述的集成電路，包括： 至少一個圖案化的導體層，包括塊間導體，所述塊間導體平行于并且相鄰于所述第一 集合中的所述半導體錯中的一個半導體錯W及所述第二集合中的所述半導體錯中的一個 半導體錯，所述塊間導體將所述第一柵極導體連接至所述第二柵極導體。
4. 根據(jù)權(quán)利要求1所述的集成電路，包括： 至少一個圖案化的導體層，包括塊間導體，所述塊間導體被布置用于將所述第一集合 中的第一半導體錯連接至所述第二集合中的第二半導體錯，其中所述第二半導體錯與所述 第一半導體錯端對端地對準。
5. 根據(jù)權(quán)利要求1所述的集成電路，包括： 多個圖案化的導體層和層間連接件，所述多個圖案化的導體層和層間連接件中的一個 或多個導電導體被布置用于將所述第一集合中的半導體錯連接至所述第二集合中的半導 體錯，被布置用于將所述第一柵極導體連接至所述第二柵極導體，W及被布置用于將電源 導體連接至所述第一集合和所述第二集合中的一個集合中的至少一個半導體錯。
6. 根據(jù)權(quán)利要求1所述的集成電路，其中所述第一集合和所述第二集合的半導體錯包 括晶體管的溝道、源極和漏極，并且在所述源極和漏極上包括應力體。
7. 根據(jù)權(quán)利要求1所述的集成電路，其中在所述第一集合的半導體錯中的至少一個半 導體錯上的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括應力體，所述應力體在 所述端部上或者在所述端部與所述第一柵極導體之間應力體。
8. 根據(jù)權(quán)利要求1所述的集成電路，其中在所述第一集合的半導體錯中的至少一個半 導體錯上的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括第一應力體，所述第一 應力體在所述端部上或者在所述端部與所述第一柵極導體之間應力體；而在所述第二集合 的半導體錯中的至少一個半導體錯上的鄰近于所述塊間隔離結(jié)構(gòu)的所述第二側(cè)的所述端 部包括第二應力體，所述第二應力體在所述端部上或者在所述端部與所述第二柵極導體之 間應力體。
9. 根據(jù)權(quán)利要求1所述的集成電路，包括電源連接件，所述電源連接件與所述第一集 合和所述第二集合的半導體錯禪合。
10. 根據(jù)權(quán)利要求1所述的集成電路，其中所述第一集合和所述第二集合中的所述半 導體錯具有小于20nm的寬度。
11. 根據(jù)權(quán)利要求1所述的集成電路，其中所述第一集合的半導體錯的成員被配置為 形成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū) 域，并且所述第一集合的半導體錯的成員包括第一一致結(jié)構(gòu)和第二一致結(jié)構(gòu)，所述第一一 致結(jié)構(gòu)包括它們的第一源極/漏極區(qū)域，而所述第二一致結(jié)構(gòu)包括它們的第二源極/漏極 區(qū)域。
12. 根據(jù)權(quán)利要求11所述的集成電路，其中所述第二集合的半導體錯的成員被配置 用于形成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏 極區(qū)域，并且所述第二集合的半導體錯的成員包括第H-致結(jié)構(gòu)和第四一致結(jié)構(gòu)，所述第 H-致結(jié)構(gòu)包括它們的第一源極/漏極區(qū)域并且所述第四一致結(jié)構(gòu)包括它們的第二源極/ 漏極區(qū)域。
13. 根據(jù)權(quán)利要求12所述的集成電路，其中所述第一一致結(jié)構(gòu)、所述第二一致結(jié)構(gòu)、所 述第H-致結(jié)構(gòu)W及所述第四一致結(jié)構(gòu)包括應力體。
14. 根據(jù)權(quán)利要求1所述的集成電路，其中所述第一集合的半導體錯的成員被配置為 每個形成多個FinFET。
15. -種制造單元庫的方法，包括： 指定基礎結(jié)構(gòu)，包括： 第一塊，包括第一集合的半導體錯，所述第一集合的半導體錯在襯底上，在第一方向上 對準； 第二塊，包括第二集合的半導體錯，所述第二集合的半導體錯在所述襯底上，在所述第 一方向上對準； 塊間隔離結(jié)構(gòu)，所述塊間隔離結(jié)構(gòu)在所述襯底上在所述襯底的第H區(qū)域中，所述塊間 隔離結(jié)構(gòu)具有相鄰于所述第一塊的第一側(cè)W及相鄰于所述第二塊的第二側(cè)，其中所述第一 集合中的半導體錯具有鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的端部，而所述第二集合中 的半導體錯具有鄰近于所述塊間隔離結(jié)構(gòu)的所述第二側(cè)的端部； 使用所述基礎結(jié)構(gòu)指定單元，所述單元由W下元件組成： 圖案化的柵極導體層，包括：第一柵極導體，跨所述第一集合的半導體錯中的至少一個 錯延伸；W及第二柵極導體，跨所述第二集合的半導體錯中的至少一個錯延伸； 多個圖案化的導體層，所述多個圖案化的導體層中的一個或多個導電導體被布置用于 將所述第一集合中的半導體錯連接至所述第二集合中的半導體錯，被布置用于將所述第一 柵極導體連接至所述第二柵極導體，W及被布置用于將電源導體連接至所述第一集合和所 述第二集合中的一個集合中的至少一個半導體錯； 多個層間連接件，連接半導體錯、柵極導體、W及所述多個圖案化的導體層中的導體； W及 將所述單元的機器可讀規(guī)范存儲在非臨時性數(shù)據(jù)存儲介質(zhì)上的單元庫中。
16. 根據(jù)權(quán)利要求15所述的方法，其中所述第二集合中的半導體錯與所述第一集合中 的半導體錯端對端地對準。
17. 根據(jù)權(quán)利要求15所述的方法，包括： 至少一個圖案化的導體層，所述至少一個圖案化的導體層在所述多個圖案化的導體層 中，所述至少一個圖案化的導體層包括塊間導體，所述塊間導體平行于并且相鄰于所述第 一集合中的所述半導體錯中的一個半導體錯w及所述第二集合中的所述半導體錯中的一 個半導體錯，所述塊間導體將所述第一柵極導體連接至所述第二柵極導體。
18. 根據(jù)權(quán)利要求15所述的方法，包括： 至少一個圖案化的導體層，所述至少一個圖案化的導體層在所述多個圖案化的導體層 中，所述至少一個圖案化的導體層包括塊間導體，所述塊間導體布置用于將所述第一集合 中的第一半導體錯連接至所述第二集合中的第二半導體錯，其中所述第二半導體錯與所述 第一半導體錯端對端地對準。
19. 根據(jù)權(quán)利要求15所述的方法，其中所述第一集合和所述第二集合的錯包括晶體管 的溝道、源極和漏極，并且在所述源極和漏極上包括應力體結(jié)構(gòu)。
20. 根據(jù)權(quán)利要求15所述的方法，其中在所述第一集合的半導體錯中的至少一個錯上 的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括應力體結(jié)構(gòu)，所述應力體結(jié)構(gòu)在 所述端部上或者在所述端部與所述第一柵極導體之間應力體。
21. 根據(jù)權(quán)利要求15所述的方法，其中在所述第一集合的半導體錯中的至少一個錯上 的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括第一應力體結(jié)構(gòu)，所述第一應力 體結(jié)構(gòu)在所述端部上或者在所述端部與所述第一柵極導體之間應力體；而在所述第二集合 的半導體錯中的至少一個錯上的鄰近于所述塊間隔離結(jié)構(gòu)的所述第二側(cè)的所述端部包括 第二應力體結(jié)構(gòu)，所述第二應力體結(jié)構(gòu)在所述端部上或者在所述端部與所述第二柵極導體 之間應力體。
22. 根據(jù)權(quán)利要求15所述的方法，包括電源導體，所述電源導體與所述第一集合和所 述第二集合的半導體錯禪合。
23. 根據(jù)權(quán)利要求15所述的方法，其中所述第一集合和所述第二集合中的所述半導體 錯具有小于20nm的寬度。
24. 根據(jù)權(quán)利要求15所述的方法，其中所述第一集合的半導體錯的成員被配置用于形 成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū)域， 并且所述第一集合的半導體錯的成員包括第一一致結(jié)構(gòu)和第二一致結(jié)構(gòu)，所述第一一致結(jié) 構(gòu)包括它們的第一源極/漏極區(qū)域，而所述第二一致結(jié)構(gòu)包括它們的第二源極/漏極區(qū)域。
25. 根據(jù)權(quán)利要求24所述的方法，其中所述第二集合的半導體錯的成員被配置用于形 成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū)域， 并且所述第二集合的半導體錯的成員包括第H-致結(jié)構(gòu)和第四一致結(jié)構(gòu)，所述第H-致結(jié) 構(gòu)包括它們的第一源極/漏極區(qū)域，而所述第四一致結(jié)構(gòu)包括它們的第二源極/漏極區(qū)域。
26. 根據(jù)權(quán)利要求25所述的方法，其中所述第一一致結(jié)構(gòu)、所述第二一致結(jié)構(gòu)、所述第 H-致結(jié)構(gòu)和所述第四一致結(jié)構(gòu)包括應力體。
27. 根據(jù)權(quán)利要求15所述的方法，其中所述第一集合的半導體錯的成員被配置用于每 個形成多個Fin陽T。
28. -種數(shù)據(jù)處理系統(tǒng)，所述數(shù)據(jù)處理系統(tǒng)適于處理電路設計的計算機實現(xiàn)的表示，包 括： 數(shù)據(jù)處理器和禪合至所述數(shù)據(jù)處理器的存儲器，所述存儲器存儲可由所述數(shù)據(jù)處理器 執(zhí)行的指令，所述指令包括用于將機器可讀電路描述中指定的單元與單元庫中的單元匹配 的指令，所述單元庫包括具有基礎結(jié)構(gòu)的多個單元，所述基礎結(jié)構(gòu)包括： 第一塊，包括第一集合的半導體錯，所述第一集合的半導體錯在第一方向上對準； 第二塊，包括第二集合的半導體錯，所述第二集合的半導體錯在所述第一方向上對 準； 塊間隔離結(jié)構(gòu)，所述塊間隔離結(jié)構(gòu)在第H區(qū)域中，所述塊間隔離結(jié)構(gòu)具有相鄰于所述 第一塊的第一側(cè)W及相鄰于所述第二塊的第二側(cè)，其中所述第一集合中的半導體錯具有鄰 近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的端部，而所述第二集合中的半導體錯具有鄰近于所 述塊間隔離結(jié)構(gòu)的所述第二側(cè)的端部； 所述多個單元中的單元，包括： 位于所述基礎結(jié)構(gòu)上的圖案化的柵極導體層，包括：第一柵極導體，跨所述第一集合的 半導體錯中的至少一個錯延伸；W及第二柵極導體，跨所述第二集合的半導體錯中的至少 一個錯延伸； 多個圖案化的導體層，所述多個圖案化的導體層在所述基礎結(jié)構(gòu)上，所述多個圖案化 的導體層中的一個或多個導電導體被布置用于將所述第一集合中的半導體錯連接至所述 第二集合中的半導體錯，被布置用于將所述第一柵極導體連接至所述第二柵極導體，并且 被布置用于將電源導體連接至所述第一集合和所述第二集合中的一個集合中的至少一個 半導體錯；W及 多個層間連接件，所述多個層間連接件在所述基礎結(jié)構(gòu)上，所述多個層間連接件連接 半導體錯、柵極導體、W及所述多個圖案化的導體層中的導體。
29.根據(jù)權(quán)利要求28所述的系統(tǒng)，其中所述第二集合中的半導體錯與所述第一集合中 的半導體錯端對端地對準。
30.根據(jù)權(quán)利要求28所述的系統(tǒng)，包括： 至少一個圖案化的導體層，所述至少一個圖案化的導體層在所述多個圖案化的導體層 中，所述至少一個圖案化的導體層包括塊間導體，所述塊間導體平行于并且相鄰于所述第 一集合中的所述半導體錯中的一個半導體錯W及所述第二集合中的所述半導體錯中的一 個半導體錯，所述塊間導體將所述第一柵極導體連接至所述第二柵極導體。
31.根據(jù)權(quán)利要求28所述的系統(tǒng)，包括： 至少一個圖案化的導體層，包括塊間導體，所述塊間導體被布置用于將所述第一集合 中的第一半導體錯連接至所述第二集合中的第二半導體錯，其中所述第二半導體錯與所述 第一半導體錯端對端地對準。
32.根據(jù)權(quán)利要求28所述的系統(tǒng)，其中所述第一集合和所述第二集合的錯包括晶體管 的溝道、源極和漏極，并且包括在所述源極和漏極上的應力體結(jié)構(gòu)。
33.根據(jù)權(quán)利要求28所述的系統(tǒng)，其中在所述第一集合的半導體錯中的至少一個錯上 的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括應力體結(jié)構(gòu)，所述應力體結(jié)構(gòu)在 所述端部上或者在所述端部與所述第一柵極導體之間應力體。
34.根據(jù)權(quán)利要求28所述的系統(tǒng)，其中在所述第一集合的半導體錯中的至少一個錯上 的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括第一應力體結(jié)構(gòu)，所述第一應力 體結(jié)構(gòu)在所述端部上或者在所述端部與所述第一柵極導體之間應力體；而在所述第二集合 的半導體錯中的至少一個錯上的鄰近于所述塊間隔離結(jié)構(gòu)的所述第二側(cè)的所述端部包括 第二應力體結(jié)構(gòu)，所述第二應力體結(jié)構(gòu)在所述端部上或者在所述端部與所述第二柵極導體 之間應力體。
35. 根據(jù)權(quán)利要求28所述的系統(tǒng)，包括電源連接件，所述電源連接件與所述第一集合 和所述第二集合的半導體錯禪合。
36. 根據(jù)權(quán)利要求28所述的系統(tǒng)，其中所述第一集合和所述第二集合中的所述半導體 錯具有小于20皿的寬度。
37. 根據(jù)權(quán)利要求28所述的系統(tǒng)，其中所述第一集合的半導體錯的成員被配置用于形 成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū)域， 并且所述第一集合的半導體錯的成員包括第一一致結(jié)構(gòu)和第二一致結(jié)構(gòu)，所述第一一致結(jié) 構(gòu)包括它們的第一源極/漏極區(qū)域，而所述第二一致結(jié)構(gòu)包括它們的第二源極/漏極區(qū)域。
38. 根據(jù)權(quán)利要求37所述的系統(tǒng)，其中所述第二集合的半導體錯的成員被配置用于形 成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū)域， 并且所述第二集合的半導體錯的成員包括第H-致結(jié)構(gòu)和第四一致結(jié)構(gòu)，所述第H-致結(jié) 構(gòu)包括它們的第一源極/漏極區(qū)域，而所述第四一致結(jié)構(gòu)包括它們的第二源極/漏極區(qū)域。
39. 根據(jù)權(quán)利要求38所述的系統(tǒng)，其中所述第一一致結(jié)構(gòu)、所述第二一致結(jié)構(gòu)、所述第 H-致結(jié)構(gòu)W及所述第四一致結(jié)構(gòu)包括應力體。
40. 根據(jù)權(quán)利要求28所述的系統(tǒng)，其中所述第一集合的半導體錯的成員被配置用于每 個形成多個Fin陽T。
41. 一種制品，包括： 由數(shù)據(jù)處理器可讀的存儲器，所述存儲器存儲單元庫，所述單元庫包括多個單元，至少一個單元具有基礎結(jié)構(gòu)，所述基礎結(jié)構(gòu)包括： 第一塊，包括第一集合的半導體錯，所述第一集合的半導體錯在第一方向上對準，所述 第一集合具有第一導電類型； 第二塊，包括第二集合的半導體錯，所述第二集合的半導體錯在所述第一方向上對準， 所述第二集合具有第二導電類型； 塊間隔離結(jié)構(gòu)，在第H區(qū)域中，所述塊間隔離結(jié)構(gòu)具有相鄰于所述第一塊的第一側(cè)W 及相鄰于所述第二塊的第二側(cè)，其中所述第一集合中的半導體錯具有鄰近于所述塊間隔離 結(jié)構(gòu)的所述第一側(cè)的端部，而所述第二集合中的半導體錯具有鄰近所述塊間隔離結(jié)構(gòu)的所 述第二側(cè)的端部； 所述多個單元中的單元，包括： 在所述基礎結(jié)構(gòu)上的圖案化的柵極導體層，在所述基礎結(jié)構(gòu)上的所述圖案化的柵極導 體層包括：第一柵極導體，跨所述第一集合的半導體錯中的至少一個錯延伸；W及第二柵 極導體，跨所述第二集合的半導體錯中的至少一個錯延伸； 在所述基礎結(jié)構(gòu)上的多個圖案化的導體層，在所述基礎結(jié)構(gòu)上的所述多個圖案化的導 體層中的一個或多個導電導體被布置用于將所述第一集合中的半導體錯連接至所述第二 集合中的半導體錯，被布置用于將所述第一柵極導體連接至所述第二柵極導體，并且被布 置用于將電源導體連接至所述第一集合和所述第二集合中的一個集合中的至少一個半導 體錯；W及 多個層間連接件，在所述基礎結(jié)構(gòu)上，所述多個層間連接件連接半導體錯、柵極導體、 W及所述多個圖案化的導體層中的導體。
42. 根據(jù)權(quán)利要求41所述的制品，其中所述第二集合中的半導體錯與所述第一集合中 的半導體錯端對端地對準。
43. 根據(jù)權(quán)利要求41所述的制品，包括： 所述多個圖案化的導體層中的至少一個圖案化的導體層，包括塊間導體，所述塊間導 體被布置用于將所述第一柵極導體連接至所述第二柵極導體。
44. 根據(jù)權(quán)利要求41所述的制品，包括： 至少一個圖案化的導體層，包括塊間導體，所述塊間導體被布置用于將所述第一集合 中的第一半導體錯連接至所述第二集合中的第二半導體錯，其中所述第二半導體錯與所述 第一半導體錯端對端地對準。
45. 根據(jù)權(quán)利要求41所述的制品，其中所述第一集合和所述第二集合的錯包括晶體管 的溝道、源極和漏極，并且應力體在所述源極和漏極上包括應力體結(jié)構(gòu)。
46. 根據(jù)權(quán)利要求41所述的制品，其中在所述第一集合的半導體錯中的至少一個錯上 的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括應力體結(jié)構(gòu)，所述應力體結(jié)構(gòu)在 所述端部上或者在所述端部與所述第一柵極導體之間應力體。
47. 根據(jù)權(quán)利要求41所述的制品，其中在所述第一集合的半導體錯中的至少一個錯上 的鄰近于所述塊間隔離結(jié)構(gòu)的所述第一側(cè)的所述端部包括第一應力體結(jié)構(gòu)，所述第一應力 體結(jié)構(gòu)在所述端部上或者在所述端部與所述第一柵極導體之間應力體；并且在所述第二集 合的半導體錯中的至少一個錯上的鄰近于所述塊間隔離結(jié)構(gòu)的所述第二側(cè)的所述端部包 括第二應力體結(jié)構(gòu)，所述第二應力體結(jié)構(gòu)在所述端部上或者在所述端部與所述第二柵極導 體之間應力體。
48. 根據(jù)權(quán)利要求41所述的制品，包括與所述第一集合和所述第二集合的半導體錯禪 合的電源連接件。
49. 根據(jù)權(quán)利要求41所述的制品，其中所述第一集合和所述第二集合中的所述半導體 錯具有小于20nm的寬度。
50. 根據(jù)權(quán)利要求41所述的制品，其中所述第一集合的半導體錯的成員被配置用于形 成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū)域， 并且所述第一集合的半導體錯的成員包括第一一致結(jié)構(gòu)和第二一致結(jié)構(gòu)，所述第一一致結(jié) 構(gòu)包括它們的第一源極/漏極區(qū)域，并且所述第二一致結(jié)構(gòu)包括它們的第二源極/漏極區(qū) 域。
51. 根據(jù)權(quán)利要求50所述的制品，其中所述第二集合的半導體錯的成員被配置用于形 成單個FinFET，其中第一源極/漏極區(qū)域相鄰于所述塊間隔離結(jié)構(gòu)和第二源極/漏極區(qū)域， 并且所述第二集合的半導體錯的成員包括第H-致結(jié)構(gòu)和第四一致結(jié)構(gòu)，所述第H-致結(jié) 構(gòu)包括它們的第一源極/漏極區(qū)域，并且所述第四一致結(jié)構(gòu)包括它們的第二源極/漏極區(qū) 域。
52. 根據(jù)權(quán)利要求51所述的制品，其中所述第一一致結(jié)構(gòu)、所述第二一致結(jié)構(gòu)、所述第 H-致結(jié)構(gòu)W及所述第四一致結(jié)構(gòu)包括應力體。
53. 根據(jù)權(quán)利要求41所述的制品，其中所述第一集合的半導體錯的成員被配置用于每 個形成多個Fin陽T。
【文檔編號】H01L29/78GK104471714SQ201380029859
【公開日】2015年3月25日 申請日期:2013年6月11日 優(yōu)先權(quán)日:2012年6月13日
【發(fā)明者】V·莫洛茲 申請人:美商新思科技有限公司