專利名稱：多芯片封裝結(jié)構(gòu)以及形成多芯片封裝結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導(dǎo)體封裝，更具體地，有關(guān)于一種多芯片封裝結(jié)構(gòu)。
背景技術(shù)：
如現(xiàn)有技術(shù)所知，已存在多種芯片(chip)封裝技術(shù)，例如，球柵陣行(BallGrid Array，BGA)、線接合(wire bonding)、倒晶(flip-chip)等等，可通過裸芯片(die)和基板 (substrate)上的接合點(bonding points)，將裸芯片安置在基板上。為了保證電子產(chǎn)品 或者通訊裝置的小型化以及多功能，半導(dǎo)體封裝需要體積上盡量小、多引腳連接、高速以及 高功能。由于對更小、更快以及更便宜的電子裝置不斷增長的需求，半導(dǎo)體產(chǎn)業(yè)連續(xù)將價 格低廉的線接合技術(shù)推進到越來越高的級別。然而，倒晶技術(shù)已經(jīng)成為更高的輸入/輸出 (I/O)焊盤數(shù)量以及更高的時鐘速率的所選技術(shù)。該趨勢不僅僅可以由多數(shù)處理器所反映 出來，而且，高端特殊應(yīng)用集成電路(Application-Specific Integrated Circuit, ASIC) 以及數(shù)字信號處理器(DigitalSignal Processor, DSP)也使用倒晶技術(shù)組裝。但是，主流 (mainstream)封裝仍然是線接合，因為對于小于500個1/0焊盤的裝置來說，線接合的價格 優(yōu)勢仍然明顯。當(dāng)?shù)咕аb配(assembly)使高性能裝置受益時，對于多數(shù)的主流應(yīng)用而言， 成本就成為了巨大的挑戰(zhàn)。因此，業(yè)界仍然將主要的努力放在降低成本上。產(chǎn)品成本、封裝裝置性能以及整體的體積決定了在倒晶與線接合之間進行選擇以 用于IC互連(interconnecting)，當(dāng)前應(yīng)用中，線接合的最大的優(yōu)勢在于，制造工藝靈活以 及打線機(wire bonder)的數(shù)量(sheer quantity)較多。因此，線接合已經(jīng)是成熟的技術(shù)， 并且其產(chǎn)品制造工藝也已進行了透徹研究以及被深入理解。因此，打線機已是常用品，并不 像用于倒晶接合的高級裸芯片依附平臺，此外，線接合技術(shù)很靈活。高頻應(yīng)用中，新封裝設(shè) 計以及線長度的嚴(yán)格控制已經(jīng)進一步擴展了線接合封裝的電性能范圍。盡管如此，隨著最近十年的半導(dǎo)體生產(chǎn)技術(shù)的迅速發(fā)展，裸芯片體的體積已經(jīng)迅 速縮小，相似地，裸芯片上的1/0接合焊盤間距(pitch)也已經(jīng)達到了打線機的極限。因此， 有必要在業(yè)界提供一種改進的封裝結(jié)構(gòu)，以將線接合技術(shù)的使用壽命延長到下一代技術(shù)節(jié) 點(例如，55nm以下)，以及解決由于裸芯片體積減小而引起的接合焊盤間距限制問題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明目的之一在于提供一種多芯片封裝結(jié)構(gòu)以及形成多芯片封裝結(jié) 構(gòu)的方法。本發(fā)明提供一種多芯片封裝結(jié)構(gòu)，包含芯片載體；半導(dǎo)體裸芯片，設(shè)置在該芯片 載體的裸芯片依附面上，其中，多個輸入/輸出焊盤位于該半導(dǎo)體裸芯片之內(nèi)或者之上；重 布線層壓結(jié)構(gòu)，位于該半導(dǎo)體裸芯片之上，該重布線層壓結(jié)構(gòu)包含多個重新分配接合焊盤， 其中，多個該重新分配接合焊盤耦接該多個輸入/輸出焊盤；至少一個接合線，將至少一個 該重新分配接合焊盤與該芯片載體互連；芯片封裝，設(shè)置在至少另一個該重新分配接合焊
4盤之上；以及膠體，封裝該接合線的至少一部分。本發(fā)明再提供一種形成多芯片封裝結(jié)構(gòu)的方法，包含提供芯片載體；設(shè)置一半 導(dǎo)體裸芯片在該芯片載體的一裸芯片依附面上，其中，多個輸入/輸出焊盤位于該半導(dǎo)體 裸芯片之內(nèi)或者之上；在該半導(dǎo)體裸芯片之上提供重布線層壓結(jié)構(gòu)，該重布線層壓結(jié)構(gòu)包 含多個重新分配接合焊盤，其中，多個該重新分配接合焊盤耦接該多個輸入/輸出焊盤；在 至少一個該重新分配接合焊盤與該芯片載體之間連接至少一個接合線；在至少另一個該重 新分配接合焊盤上設(shè)置一芯片封裝；以及由膠體封裝該接合線的至少一部分。利用本發(fā)明，可解決由于裸芯片體積減小而引起的接合焊盤間距限制問題，并且 實現(xiàn)了疊層封裝結(jié)構(gòu)的多芯片封裝，從而提高芯片性能。


圖1為根據(jù)本發(fā)明的一個實施例的示例的擴散型晶圓級封裝的原理平面圖。圖2為圖1中沿著線1-1’的擴散型WLP的截面示意圖。圖3為制造如圖2所示的擴散型WLP的步驟的示意圖。圖4為根據(jù)本發(fā)明的另一個實施例的擴散型WLP截面示意圖。圖5為根據(jù)本發(fā)明的再一個實施例的接合芯片封裝的截面示意圖。圖6為根據(jù)本發(fā)明再一個實施例的線接合芯片封裝的截面示意圖。圖7為根據(jù)本發(fā)明的再一個實施例的線接合芯片封裝的截面示意圖。圖8為根據(jù)本發(fā)明的再一個實施例的線接合芯片封裝的截面示意圖。圖9和圖10為根據(jù)本發(fā)明的截面視圖的的重新分配接合焊盤的一些示意變形。圖11為根據(jù)本發(fā)明再一個實施例的疊層封裝結(jié)構(gòu)的多芯片封裝的截面示意圖。圖12為根據(jù)本發(fā)明另一個實施例的疊層封裝結(jié)構(gòu)的多芯片封裝的截面示意圖。圖13為根據(jù)本發(fā)明另一個實施例的疊層封裝結(jié)構(gòu)的多芯片封裝的截面示意圖。圖14為根據(jù)本發(fā)明另一個實施例的引線框架多芯片封裝的截面示意圖。圖15為根據(jù)本發(fā)明另一個實施例的Ε-pad LQFP多芯片封裝的截面示意圖。圖16為根據(jù)本發(fā)明另一個實施例的QFN多芯片封裝的截面示意圖。圖17為根據(jù)本發(fā)明另一個實施例的具有疊層封裝結(jié)構(gòu)的多芯片封裝的截面示意 圖。圖18為根據(jù)本發(fā)明另一個實施例的具有疊層封裝結(jié)構(gòu)的Ε-pad LQFP多芯片封裝 的截面示意圖。圖19為根據(jù)本發(fā)明另一個實施例的具有疊層封裝結(jié)構(gòu)的QFN多芯片封裝的截面 示意圖。
具體實施例方式下面描述中，給出了多個特定的細(xì)節(jié)描述用于透徹理解本發(fā)明，然而，本領(lǐng)域技術(shù) 人員可以了解本發(fā)明并不僅限于此。此外，一些熟知的系統(tǒng)配置和處理步驟在本申請中不 再詳細(xì)揭露。相似地，裝置實施例的示意圖多為半原理性的，不限于圖式中描述的尺寸，而且圖 式尺寸僅用于說明本發(fā)明，故將其夸大而顯示于圖式中。當(dāng)揭露的多個實施例具有共同特
5點時，為了說明以及示意，相似的組件具有相同的標(biāo)號，所屬領(lǐng)域技術(shù)人員可以了解。所以 在后續(xù)的圖式中，不進行贅述。請參閱圖1以及圖2。圖1為根據(jù)本發(fā)明一個實施例的示例的擴散型 (fan-outtype)晶圓級封裝結(jié)構(gòu)(Wafer Level Package，WLP) 1的平面示意圖。圖2為圖 1中沿著線1-1’的擴散型WLP 1的截面示意圖。如圖1以及圖2所示，擴散型WLP 1包含 半導(dǎo)體裸芯片10，其中，半導(dǎo)體裸芯片10包含一個主動裸芯片面(active die face) IOa以 及背面(backside surface) IOb0多個輸入/輸出焊盤12設(shè)置在半導(dǎo)體裸芯片10的主動 裸芯片面IOa上。如圖1所示，多個輸入/輸出焊盤12可以沿著半導(dǎo)體裸芯片10的四邊 以多行(row)設(shè)置，例如，可以為三行。當(dāng)然，輸入/輸出焊盤12的行數(shù)僅用于說明本發(fā)明。例如，其他實施例中，輸入/ 輸出焊盤12可以排布為兩行或者四行。輸入/輸出焊盤12在主動裸芯片面IOa上，以緊 密的焊盤間距彼此接近的排布，而緊密的焊盤間距可以超出高級打線機的限制。本發(fā)明的 目的之一就在于處理由于裸芯片體積縮小而產(chǎn)生的此問題。如圖2所示，本實施例提供支持結(jié)構(gòu)(support structure) 16包圍(encompass)半 導(dǎo)體裸芯片10。較優(yōu)地，支持結(jié)構(gòu)16包含膠餅(molding compound) 0支持結(jié)構(gòu)16可以具 有頂面16a，而頂面16a與主動裸芯片面IOa基本齊平(flush)。舉例說明，除了輸入/輸 出焊盤12形成的主動裸芯片面10a，支持結(jié)構(gòu)16包圍住半導(dǎo)體裸芯片10的其他表面。仍然參閱圖2，在主動裸芯片面IOa上以及在支持結(jié)構(gòu)16的頂面16a上提供重 布線層壓結(jié)構(gòu)(rewiring laminate structure) 20。重布線層壓結(jié)構(gòu)20包含重布金屬層 (re-routed metal layer) 21，而重布金屬層 21 形成于電介質(zhì)層(dielectriclayer) 24 中， 其中電介質(zhì)層24可以為例如氧化硅(silicon oxide)、氮化硅(siliconnitride)、聚亞 酰胺(polyimide)、基于光敏苯并環(huán)丁烯的聚合體電介質(zhì)(benzocyclobutane，BCB-based polymer dielectric)以及上述幾者的組合(combination)，或者任何其它適合的材料。 重布金屬層21可以由銅、鋁或者上述兩者的組合而形成，或者其它任何適合的材料。重 布線層壓結(jié)構(gòu)20中的重布金屬層21將半導(dǎo)體裸芯片10之內(nèi)或者之上的輸入/輸出焊 盤12重新分配(redistribute)以在電介質(zhì)層24之中或者之上形成重新分配接合焊盤 (redistribution band pad) 22。根據(jù)本發(fā)明的一個實施例，重新分配接合焊盤22可以由 銅、鋁、鈦(titanium)、鎳(nickel)、釩(vanadium)或者上述幾者的組合而形成，或者其它 任何合適的材料。輸入/輸出焊盤12可以由銅、鋁或者上述兩者的組合而形成，或者其它任 何適合的材料?？梢岳斫獾氖?，如圖2至圖8所描述的重新分配接合焊盤22的截面結(jié)構(gòu)， 僅用于說明本發(fā)明。重新分配接合焊盤22的其他配置，只要可以耦接到輸入/輸出焊盤12 就可以使用。舉例說明，圖9以及圖10為重新分配接合焊盤22的一些示意變形，其中如圖 9所示的重新分配接合焊盤22可作為重布金屬層21的一部分，或者與圖10所示其它材料 的組合。根據(jù)本發(fā)明的一個實施例，多個重新分配接合焊盤22可以排布為多行，例如兩行 或者三行，多個重新分配接合焊盤22可以投射(project)在半導(dǎo)體裸芯片10的裸芯片側(cè) 面(die edge) IOc之外(beyond)。在另一個實施例中，僅有一部分重新分配接合焊盤22投 射在裸芯片側(cè)面IOc之外。而在再一個實施例中，重新分配接合焊盤22的至少一部分不投 射在裸芯片側(cè)面IOc之外。在再一個實施例中，沒有重新分配接合焊盤22投射在裸芯片側(cè)面IOc之外?？梢岳斫獾氖?，輸入/輸出焊盤12的行的數(shù)目可以與重新分配接合焊盤22 的行的數(shù)目不同。舉例說明，輸入/輸出焊盤12可以放置成為四行，而重新分配接合焊盤 22則可以排布為三行。根據(jù)本發(fā)明的另一個實施例，半導(dǎo)體裸芯片10可以為電源管理單元或者電源IC， 其中排布在主動裸芯片面IOa上內(nèi)側(cè)(inner)行的一些電源焊盤或者接地焊盤，通過重布 線層壓結(jié)構(gòu)20的方式，可以在電介質(zhì)層24上重新分配為重新分配接合焊盤22的多行的外 側(cè)(outer)行，或者最外側(cè)(outmost)行。經(jīng)由此操作，芯片性能就可以提高。換言之，在 此發(fā)明中，接合焊盤就可以重新分配以適應(yīng)封裝以及性能要求。圖3為制造如圖2所示的擴散型WLP 1的步驟的示意圖。如圖3所示，圖1所示 的擴散型WLP 1的制造可分為以下幾個階段晶圓切割(dicing)(步驟51)、晶圓重新配置 (步驟52)、重新分配(步驟53)以及封裝成型(singulation)(步驟54)。在封裝成型之 后，可選擇地，可實施拋光處理(polishing process)(步驟55)以去除一部分膠餅，因此可 以將半導(dǎo)體裸芯片10的背面IOb暴露出來。如果在步驟51至步驟54中，背面IOb已經(jīng)暴 露出來的話，或者如果不希望其暴露出來的話，那么步驟55就可以省略?？梢岳斫獾氖牵?以使用其它方法而制造擴散型WLP。使用重新分配技術(shù)的不同的公司，可能使用不同的材料 以及制程實現(xiàn)擴散型WLP。盡管如此，所需步驟都是相似的。重新分配層技術(shù)使用額外的步驟而擴展了傳統(tǒng)的晶圓制造(fabrication)的 制造工藝，其中，額外的步驟為將導(dǎo)電重布(conductive rerouting)以及互連系統(tǒng)沉積 (deposit)到晶圓的每個裝置(例如芯片)上。擴展傳統(tǒng)的晶圓制造工藝可以使用類似以 及兼容的光刻(photolithography)以及薄膜沉積(thin filmdeposition)的技術(shù)而達到， 其中，光刻以及薄膜沉積技術(shù)在裝置制造自身中應(yīng)用。額外層別的互連(additional layer of interconnection)可將每個芯片的外圍連接(peripheral contact)焊盤重新分配為設(shè) 置在芯片表面的導(dǎo)電焊盤的區(qū)域陣列(area array)。圖4為根據(jù)本發(fā)明的另一個實施例的，擴散型WLP Ia截面示意圖。如圖4所示，相 似地，擴散型WLP Ia包含半導(dǎo)體裸芯片10，其中，半導(dǎo)體裸芯片10具有主動裸芯片面IOa 以及背面10b。而在半導(dǎo)體裸芯片10的主動裸芯片面IOa上可提供多個輸入/輸出焊盤 12 (例如鋁接合焊盤)。輸入/輸出焊盤12可以沿著半導(dǎo)體裸芯片10的4個裸芯片側(cè)面 IOc而設(shè)置。本實施例提供支持結(jié)構(gòu)16包圍半導(dǎo)體裸芯片10。較優(yōu)地，支持結(jié)構(gòu)16可以包含 具有較好機械強度以及與半導(dǎo)體裸芯片10間優(yōu)良的粘結(jié)(adhesion)力的膠餅。支持結(jié)構(gòu) 16可以具有頂面16a，而頂面16a與主動裸芯片面IOa基本齊平。在此實施例中，支持結(jié)構(gòu) 16僅覆蓋半導(dǎo)體裸芯片10的裸芯片側(cè)面10c。支持結(jié)構(gòu)16不包圍背面10b，背面IOb暴露 出來。相似地，在主動裸芯片面IOa以及支持結(jié)構(gòu)16的頂面16a上提供重布線層壓結(jié)構(gòu) 20，其中重布線層壓結(jié)構(gòu)20包含形成在電介質(zhì)層24上的重布金屬層21。重布線層壓結(jié)構(gòu) 20中的重布金屬層21將半導(dǎo)體裸芯片10之內(nèi)或者之上的多個輸入/輸出焊盤12重新分 配，以在電介質(zhì)層24中或者電介質(zhì)層24上形成重新分配接合焊盤22。圖5為根據(jù)本發(fā)明的再一個實施例的示范線接合芯片封裝100的截面示意圖。 如圖5所示，具有裸芯片面IOa以及裸芯片側(cè)面IOc的半導(dǎo)體裸芯片10，設(shè)置在芯片載體(chip carrier)40的裸芯片依附面(attach surface)40a上，其中，芯片載體40可以為例 如封裝基板或者印刷電路板，其中，多個輸入/輸出焊盤12位于半導(dǎo)體裸芯片10上或者之 內(nèi)。支持結(jié)構(gòu)16可以包圍半導(dǎo)體裸芯片10。而支持結(jié)構(gòu)16具有頂面16a，而頂面16a與 主動裸芯片面IOa基本齊平。半導(dǎo)體裸芯片10上提供重布線層壓結(jié)構(gòu)20，重布線層壓結(jié)構(gòu)20包含多個重新 分配接合焊盤22，而多個重新分配接合焊盤22可以投射在裸芯片側(cè)面IOc之外，或者也 可不投射在裸芯片側(cè)面IOc之外。使用多個接合線(bond wire)50將重新分配接合焊 盤22與芯片載體40上的對應(yīng)的接合焊盤42互連起來。提供膠體(mold cap)60以封裝 (encapsulate)至少半導(dǎo)體裸芯片10、重布線層壓結(jié)構(gòu)20、支持結(jié)構(gòu)16以及接合線50。根 據(jù)此實施例，膠體60以及支持結(jié)構(gòu)16可以由不同的膠餅制成。根據(jù)此實施例，接合線50可以包含金、銅或者上述兩者的組合，或者其它適合的 材料。根據(jù)本發(fā)明的一個實施例，重新分配接合焊盤22由銅形成，而接合線50為銅線。由于半導(dǎo)體裸芯片10上的具有緊密焊盤間距的輸入/輸出焊盤12重新分配在外 圍(peripheral)，投射在裸芯片側(cè)面IOc之外的外側(cè)區(qū)域(outer area)，因此重新分配接 合焊盤22具有用于線接合應(yīng)用的寬松的焊盤間距。但是，如前所述，根據(jù)設(shè)計要求，重新分 配接合焊盤22可以投射在裸芯片側(cè)面IOc之外，或者不投射在裸芯片側(cè)面IOc之外。圖6為根據(jù)本發(fā)明再一個實施例的線接合芯片封裝IOOa的截面示意圖。如圖6 所示，經(jīng)由粘結(jié)層(adhesive layer) 152，擴散型WLP Ia設(shè)置在芯片載體(在此實施例中， 例如引線框架140)的裸芯片依附面或者裸芯片焊盤140a上，其中擴散型WLP Ia包括具有 主動裸芯片面IOa和裸芯片側(cè)面IOc的半導(dǎo)體裸芯片10，多個輸入/輸出焊盤12位于半導(dǎo) 體裸芯片10之內(nèi)或者之上。擴散型WLP Ia可包含支持結(jié)構(gòu)16，支持結(jié)構(gòu)16包圍半導(dǎo)體裸 芯片10。支持結(jié)構(gòu)16具有頂面16a，而頂面16a與主動裸芯片面IOa基本齊平。擴散型WLP Ia進一步包含重布線層壓結(jié)構(gòu)20，而重布線層壓結(jié)構(gòu)20在半導(dǎo)體裸 芯片10上以及支持結(jié)構(gòu)16的頂面16a上。重布線層壓結(jié)構(gòu)20可以在封裝廠(assembly house)制造。重布線層壓結(jié)構(gòu)20包含多個重新分配接合焊盤22，而多個重新分配接合焊 盤22可以投射在裸芯片側(cè)面IOc之外，并且重新分配接合焊盤22可以具有用于線接合應(yīng) 用的寬松的焊盤間距。在另一實施例中，根據(jù)于設(shè)計要求，重新分配接合焊盤22可不投射 在裸芯片側(cè)面IOc之外，或者僅其中一部分投射在裸芯片側(cè)面IOc之外。在再一個實施例 中，至少重新分配接合焊盤22的一部分不投射在裸芯片側(cè)面IOc之外。使用多個接合線50將重新分配接合焊盤22與引線框架(Ieadframe) 140的對應(yīng) 內(nèi)側(cè)引腳(inner lead) 142互連起來。膠體60封裝至少半導(dǎo)體裸芯片10、重布線層壓結(jié)構(gòu) 20、支持結(jié)構(gòu)16、裸芯片焊盤140a、內(nèi)側(cè)引腳142以及接合線50。根據(jù)此實施例，接合線50 可以包含金、銅，或者上述二者的組合，或者其它適合的材料。圖7為根據(jù)本發(fā)明的再一個實施例的線接合芯片封裝IOOb的截面示意圖。如圖 7所示，通過粘結(jié)層152，包含半導(dǎo)體裸芯片10的擴散型WLP Ia設(shè)置在引線框架140的裸 芯片焊盤140a上，而半導(dǎo)體裸芯片10具有主動裸芯片面IOa以及裸芯片側(cè)面10c，其中，多 個輸入/輸出焊盤12位于半導(dǎo)體裸芯片10之內(nèi)或者之上。擴散型WLP Ia可包括包圍半 導(dǎo)體裸芯片10的支持結(jié)構(gòu)16，其中支持結(jié)構(gòu)16具有頂面16a，而頂面16a與主動裸芯片面 IOa基本齊平。擴散型WLP Ia進一步包含在半導(dǎo)體裸芯片10以及支持結(jié)構(gòu)16之頂面16a上的重布線層壓結(jié)構(gòu)20。相似地，重布線層壓結(jié)構(gòu)20包含多個重新分配接合焊盤22，而多 個重新分配接合焊盤22可以投射在裸芯片側(cè)面IOc之外，或者不投射在裸芯片側(cè)面IOc之 外。多個接合線50用于將重新分配接合焊盤22與引線框架140的內(nèi)側(cè)引腳142互 連起來。接合線50可以包含金、銅、或者上述二者的組合，或者其它適合的材料。膠體60 封裝至少半導(dǎo)體裸芯片10、重布線層壓結(jié)構(gòu)20、支持結(jié)構(gòu)16、內(nèi)側(cè)引腳142以及接合線 50。根據(jù)此實施例，裸芯片焊盤140a的底面140b不由膠體60包圍，因此，可以外露于空氣 中。這樣的封裝結(jié)構(gòu)可以稱之為外露式焊盤(Exposed-Pad，E-pad)薄型四邊引腳扁平封裝 (Low-Profile Quad FlatPackage, LQFP)。圖8為根據(jù)本發(fā)明的再一個實施例的線接合芯片封裝IOOc的截面示意圖。如圖 8所示，包含半導(dǎo)體裸芯片10的擴散型WLP la,設(shè)置在引線框架240的裸芯片焊盤240a 上，而半導(dǎo)體裸芯片10具有主動裸芯片面IOa以及裸芯片側(cè)面10c，其中，多個輸入/輸 出焊盤12位于半導(dǎo)體裸芯片10之內(nèi)或者之上。裸芯片焊盤240a進一步可以包含凹腔 (recess) 240c，而半導(dǎo)體裸芯片10可以設(shè)置在凹腔240c內(nèi)。擴散型WLP Ia可以包含支持 結(jié)構(gòu)16，而支持結(jié)構(gòu)16包圍半導(dǎo)體裸芯片10。支持結(jié)構(gòu)16可以具有頂面16a，而頂面16a 與主動裸芯片面IOa基本齊平。擴散型WLP Ia進一步包含在半導(dǎo)體裸芯片10上的重布線 層壓結(jié)構(gòu)20。相似地，重布線層壓結(jié)構(gòu)20包含多個重新分配接合焊盤22，而多個重新分配 接合焊盤22可以投射在裸芯片側(cè)面IOc之外，或者不投射在裸芯片側(cè)面IOc之外。多個接合線50用于將重新分配接合焊盤22與引線框架240的對應(yīng)的互連焊盤 242互連起來。接合線50可以包含金、銅、或者上述二者的組合，或者其它適合的材料。膠 體60封裝至少半導(dǎo)體裸芯片10、重布線層壓結(jié)構(gòu)20、支持結(jié)構(gòu)16、裸芯片焊盤240a的上 部、互連焊盤242的上部以及接合線50。如圖8所示的封裝配置可以稱之為四方扁平無 引腳(quad flat non-leaded, QFN)封裝或者先進四方扁平無引腳(advanced quad flat non-leaded, aQFN)封裝結(jié)構(gòu)。在其它實施例中，如圖2、圖4至圖10所示的支持結(jié)構(gòu)16可以省略。在其他實施 例中，在半導(dǎo)體裸芯片10上可以具有另一個半導(dǎo)體裸芯片。另一個半導(dǎo)體裸芯片可以經(jīng)由 至少一個接合線而耦接到半導(dǎo)體裸芯片10。在其他實施例中，另一個半導(dǎo)體裸芯片可以耦 接到半導(dǎo)體裸芯片10中不投射到裸芯片側(cè)面IOc之外的重新分配接合焊盤22。圖11為根據(jù)本發(fā)明再一個實施例的疊層封裝(package-on-packaghPOP)結(jié)構(gòu)的 多芯片封裝200的截面示意圖，其中相同的標(biāo)號代表相同的區(qū)域、層或者組件。如圖11所 示，多芯片封裝200包括擴散型WLP lb，其中擴散型WLP Ib包括具有裸芯片面IOa以及裸 芯片側(cè)面IOc的半導(dǎo)體裸芯片10。擴散型WLP Ib設(shè)置在芯片載體40的裸芯片依附面40a 上，芯片載體40可例如封裝基板、印刷電路板或者引線框架，其中，多個輸入/輸出焊盤12 和12a位于半導(dǎo)體裸芯片10的主動裸芯片面IOa上或者位于半導(dǎo)體裸芯片10內(nèi)。支持結(jié) 構(gòu)16 (例如膠餅)包圍半導(dǎo)體裸芯片10。支持結(jié)構(gòu)16具有頂面16a，且頂面16a與主動裸 芯片面IOa基本齊平。在半導(dǎo)體裸芯片10上提供重布線層壓結(jié)構(gòu)20，重布線層壓結(jié)構(gòu)20包含多個重新 分配接合焊盤22和22a，用于輸入/輸出焊盤12和12a。重新分配接合焊盤22和22a可 以投射在裸芯片側(cè)面IOc之外，或者也可不投射在裸芯片側(cè)面IOc之外。使用至少一個接
9合線50將至少一個重新分配接合焊盤22和22a與芯片載體40上對應(yīng)的接合焊盤42互連起來。提供膠體60以封裝至少一部分接合線50，并進一步封裝半導(dǎo)體裸芯片10、重布線 層壓結(jié)構(gòu)20和支持結(jié)構(gòu)16的至少一部分。根據(jù)此實施例，膠體60以及支持結(jié)構(gòu)16可以 由不同的膠餅制成。根據(jù)另一實施例，接合線50可以包含金、銅或者上述兩者的組合，或者 其它適合的材料。根據(jù)本發(fā)明的另一實施例，重新分配接合焊盤22由銅形成，而接合線50 為銅線。輸入/輸出焊盤12a位于半導(dǎo)體裸芯片10的主動裸芯片面IOa上或者位于半導(dǎo) 體裸芯片10內(nèi)。輸入/輸出焊盤12a通過重新布線層(Re-distribute Layer，RDL) 21a重 新分配至各自的重新分配接合焊盤22a。膠體60中具有空腔60a以暴露重新分配接合焊盤 22a。芯片封裝Ic設(shè)置于空腔60a內(nèi)部的擴散型WLPlb上。在本實施例中，芯片封裝Ic通 過凸塊(bump) 222與擴散型WLP Ib電連接，其中凸塊222接合至重新分配接合焊盤22a。 在另一個實施例中，芯片封裝Ic可通過銅柱與擴散型WLP Ib電連接，其中銅柱接合至重新 分配接合焊盤22a。重新分配接合焊盤22和22a可投射至裸芯片側(cè)面IOc之外，也可不投射在裸芯片 側(cè)面IOc之外。在一個實施例中，重新分配接合焊盤22和22a投射至裸芯片側(cè)面IOc之外。 在另一個實施例中，只有部分重新分配接合焊盤22和22a投射至裸芯片側(cè)面IOc之外。在 另一實施例中，至少有部分重新分配接合焊盤22和22a不投射至裸芯片側(cè)面IOc之外。以 及在再一實施例中，沒有重新分配接合焊盤22和22a投射至裸芯片側(cè)面IOc之外?？蓪χ?新分配接合焊盤22和22a進行重新分配，以最好的滿足封裝和性能需求。圖12為根據(jù)本發(fā)明另一個實施例的疊層封裝結(jié)構(gòu)的多芯片封裝200a的截面示意 圖，其中相同的標(biāo)號代表相同的區(qū)域、層或者組件。圖12中所示的多芯片封裝200a與圖11 中所示的多芯片封裝200的一個主要區(qū)別在于多芯片封裝200a的芯片封裝Ic設(shè)置于由膠 體60封裝的凸塊322上。凸塊322將芯片封裝Ic的凸塊222與擴散型WLP Ib的重新分 配接合焊盤22a電連接。在另一個實施例中，凸塊222、凸塊322或者二者同時可由銅柱代 替，因此芯片封裝Ic可通過銅柱與重新分配接合焊盤22a電連接。根據(jù)本實施例，在膠體 60中沒有空腔。圖13為根據(jù)本發(fā)明另一個實施例的疊層封裝結(jié)構(gòu)的多芯片封裝200b的截面示意 圖，其中相同的標(biāo)號代表相同的區(qū)域、層或者組件。如圖13所示，多芯片封裝200b包括擴 散型WLP lb，其中擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面IOc的半導(dǎo)體裸芯 片10。擴散型WLP Ib設(shè)置在芯片載體40的裸芯片依附面40a上，芯片載體40可例如封 裝基板、印刷電路板或者引線框架，其中，多個輸入/輸出焊盤12和12a位于半導(dǎo)體裸芯片 10之上或者位于半導(dǎo)體裸芯片10內(nèi)。支持結(jié)構(gòu)16 (例如膠餅)包圍半導(dǎo)體裸芯片10。支 持結(jié)構(gòu)16具有頂面16a，且頂面16a與主動裸芯片面IOa基本齊平。在半導(dǎo)體裸芯片10上提供重布線層壓結(jié)構(gòu)20，重布線層壓結(jié)構(gòu)20包含多個重新 分配接合焊盤22和22a，用于輸入/輸出焊盤12和12a。重新分配接合焊盤22和22a可 以投射在裸芯片側(cè)面IOc之外，或者也可不投射在裸芯片側(cè)面IOc之外。使用至少一個接 合線50將至少一個重新分配接合焊盤22與芯片載體40上對應(yīng)的接合焊盤42互連起來。 輸入/輸出焊盤12a位于半導(dǎo)體裸芯片10的主動裸芯片面IOa上或者位于半導(dǎo)體裸芯片
1010內(nèi)。輸入/輸出焊盤12a通過重新布線層21a重新分配至各自的重新分配接合焊盤22a。 在本實施例中，芯片封裝Ic通過凸塊222與擴散型WLP Ib電連接，其中凸塊222接合至重 新分配接合焊盤22a。在另一個實施例中，芯片封裝Ic可通過銅柱與擴散型WLP Ib電連 接，其中銅柱接合至重新分配接合焊盤22a。提供膠體60以封裝至少一部分接合線50，并進一步封裝半導(dǎo)體裸芯片10、重布線 層壓結(jié)構(gòu)20、支持結(jié)構(gòu)16的至少一部分，并進一步封裝芯片封裝Ic的一部分。根據(jù)一個實 施例，膠體60以及支持結(jié)構(gòu)16可以由不同的膠餅制成。根據(jù)另一實施例，接合線50可以 包含金、銅或者上述兩者的組合，或者其它適合的材料。根據(jù)本發(fā)明的另一實施例，重新分 配接合焊盤22由銅形成，而接合線50為銅線。圖14為根據(jù)本發(fā)明另一個實施例的引線框架多芯片封裝200c的截面示意圖。如 圖14所示，擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面IOc的半導(dǎo)體裸芯片10。 且經(jīng)由粘結(jié)層152，擴散型WLP Ib設(shè)置在引線框架140的裸芯片依附面或者裸芯片焊盤 140a上，其中，多個輸入/輸出焊盤12和12a位于半導(dǎo)體裸芯片10的裸芯片面IOa上或者 半導(dǎo)體裸芯片10之內(nèi)。擴散型WLP Ib可包含支持結(jié)構(gòu)16，支持結(jié)構(gòu)16包圍半導(dǎo)體裸芯片 10。支持結(jié)構(gòu)16具有頂面16a，而頂面16a與主動裸芯片面IOa基本齊平。擴散型WLP Ib進一步包含重布線層壓結(jié)構(gòu)20，而重布線層壓結(jié)構(gòu)20在半導(dǎo)體裸 芯片10上以及支持結(jié)構(gòu)16的頂面16a上。重布線層壓結(jié)構(gòu)20可以在封裝廠制造。重布 線層壓結(jié)構(gòu)20包含多個重新分配接合焊盤22和22a，多個重新分配接合焊盤22和22a可 以投射在裸芯片側(cè)面IOc之外，也可以不投射在裸芯片側(cè)面IOc之外，并且重新分配接合焊 盤22可以具有用于線接合應(yīng)用的寬松的焊盤間距。多個輸入/輸出焊盤12a位于半導(dǎo)體 裸芯片10的裸芯片面IOa上或者半導(dǎo)體裸芯片10之內(nèi)。輸入/輸出焊盤12a通過重新布 線層(Re-distribute Layer，RDL) 21a重新分配至各自的重新分配接合焊盤22a。在本實 施例中，芯片封裝Ic設(shè)置在擴散型WLP Ib上，并通過凸塊222與擴散型WLP Ib電連接，其 中凸塊222接合至重新分配接合焊盤22a。在另一個實施例中，芯片封裝Ic可通過銅柱與 擴散型WLP Ib電連接，其中銅柱接合至重新分配接合焊盤22a。使用至少一個接合線50將至少一個重新分配接合焊盤22與引線框架140的對應(yīng) 內(nèi)側(cè)引腳142互連起來。膠體60封裝至少一部分接合線50，并且進一步封裝半導(dǎo)體裸芯 片10、重布線層壓結(jié)構(gòu)20、支持結(jié)構(gòu)16、裸芯片焊盤140a、內(nèi)側(cè)引腳142中的一部分，并且 進一步封裝芯片封裝Ic的一部分。根據(jù)此實施例，接合線50可以包含金、銅，或者上述二 者的組合，或者其它適合的材料。圖15為根據(jù)本發(fā)明另一個實施例的Ε-pad LQFP多芯片封裝200d的截面示意圖。 如圖15所示，擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面IOc的半導(dǎo)體裸芯片 10。且經(jīng)由粘結(jié)層152，擴散型WLP Ib設(shè)置在引線框架140的裸芯片焊盤140a上，其中，多 個輸入/輸出焊盤12和12a位于半導(dǎo)體裸芯片10之上或者半導(dǎo)體裸芯片10之內(nèi)。擴散 型WLP Ib可包含支持結(jié)構(gòu)16，支持結(jié)構(gòu)16包圍半導(dǎo)體裸芯片10。支持結(jié)構(gòu)16具有頂面 16a，而頂面16a與主動裸芯片面IOa基本齊平。擴散型WLP Ib進一步包含重布線層壓結(jié)構(gòu)20，而重布線層壓結(jié)構(gòu)20在半導(dǎo)體裸 芯片10上以及支持結(jié)構(gòu)16的頂面16a上。重布線層壓結(jié)構(gòu)20包含多個重新分配接合焊 盤22和22a，多個重新分配接合焊盤22和22a可以投射在裸芯片側(cè)面IOc之外，也可以不投射在裸芯片側(cè)面IOc之外。多個輸入/輸出焊盤12a位于半導(dǎo)體裸芯片10的裸芯片面 IOa上或者半導(dǎo)體裸芯片10之內(nèi)。輸入/輸出焊盤12a通過重新布線層21a重新分配至各 自的重新分配接合焊盤22a。在本實施例中，芯片封裝Ic設(shè)置在擴散型WLP Ib上，并通過 凸塊222與擴散型WLP Ib電連接，其中凸塊222接合至重新分配接合焊盤22a。在另一個 實施例中，芯片封裝Ic可通過銅柱與擴散型WLP Ib電連接，其中銅柱接合至重新分配接合 焊盤22a。使用至少一個接合線50將至少一個重新分配接合焊盤22與引線框架140的對應(yīng) 內(nèi)側(cè)引腳142互連起來。接合線50可以包含金、銅，或者上述二者的組合，或者其它適合的 材料。膠體60封裝接合線50的至少一部分，并且進一步封裝半導(dǎo)體裸芯片10、重布線層 壓結(jié)構(gòu)20、支持結(jié)構(gòu)16、裸芯片焊盤140a、內(nèi)側(cè)引腳142中的一部分，并且進一步封裝芯片 封裝Ic的一部分。根據(jù)此實施例，膠體60不封裝裸芯片焊盤140a的底面140b，底面140b 暴露在空氣中。圖16為根據(jù)本發(fā)明另一個實施例的QFN多芯片封裝200e的截面示意圖。如圖16 所示，擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面IOc的半導(dǎo)體裸芯片10。且擴 散型WLP Ib設(shè)置在引線框架240的裸芯片焊盤240a上，其中，多個輸入/輸出焊盤12和 12a位于半導(dǎo)體裸芯片10之上或者半導(dǎo)體裸芯片10之內(nèi)。裸芯片焊盤240a進一步可以包 含凹腔(recess) 240c，而半導(dǎo)體裸芯片10可以設(shè)置在凹腔240c內(nèi)。擴散型WLP Ib可以包 含支持結(jié)構(gòu)16，而支持結(jié)構(gòu)16包圍半導(dǎo)體裸芯片10。支持結(jié)構(gòu)16可以具有頂面16a，而頂 面16a與主動裸芯片面IOa基本齊平。擴散型WLP Ib進一步包含在半導(dǎo)體裸芯片10上的重布線層壓結(jié)構(gòu)20。重布線層 壓結(jié)構(gòu)20包含多個重新分配接合焊盤22和22a，而多個重新分配接合焊盤22和22a可以 投射在裸芯片側(cè)面IOc之外，或者不投射在裸芯片側(cè)面IOc之外。輸入/輸出焊盤12a位 于半導(dǎo)體裸芯片10的主動裸芯片面IOa之上或者半導(dǎo)體裸芯片10之內(nèi)。輸入/輸出焊盤 12a通過重新布線層21a重新分配至各自的重新分配接合焊盤22a。在本實施例中，芯片封 裝Ic設(shè)置在擴散型WLPlb上，并通過凸塊222與擴散型WLP Ib電連接，其中凸塊222接合 至重新分配接合焊盤22a。在另一個實施例中，芯片封裝Ic可通過銅柱與擴散型WLP Ib電 連接，其中銅柱接合至重新分配接合焊盤22a。使用至少一個接合線50將至少一個重新分配接合焊盤22與引線框架240的對應(yīng) 互連引腳242互連起來。接合線50可以包含金、銅，或者上述二者的組合，或者其它適合的 材料。膠體60封裝至少一部分接合線50，并且進一步封裝半導(dǎo)體裸芯片10、重布線層壓結(jié) 構(gòu)20、支持結(jié)構(gòu)16、裸芯片焊盤240a的上部、互連引腳242的上部中的一部分，并且進一步 封裝芯片封裝Ic的至少一部分。圖17為根據(jù)本發(fā)明另一個實施例的具有疊層封裝結(jié)構(gòu)的多芯片封裝200f的截面 示意圖。如圖17所示，擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面IOc的半導(dǎo) 體裸芯片10，且經(jīng)由粘結(jié)層152，擴散型WLP Ib設(shè)置在引線框架140的裸芯片依附面或者 裸芯片焊盤140a上，其中，多個輸入/輸出焊盤12和12a位于半導(dǎo)體裸芯片10的裸芯片 面IOa之上或者半導(dǎo)體裸芯片10之內(nèi)。擴散型WLP Ib可以包含支持結(jié)構(gòu)16，而支持結(jié)構(gòu) 16包圍半導(dǎo)體裸芯片10。支持結(jié)構(gòu)16可以具有頂面16a，而頂面16a與主動裸芯片面IOa 基本齊平。
擴散型WLP Ib進一步包含在半導(dǎo)體裸芯片10上和支持結(jié)構(gòu)16的頂面16a上的 重布線層壓結(jié)構(gòu)20。重布線層壓結(jié)構(gòu)20可以在封裝廠制造。重布線層壓結(jié)構(gòu)20包含多個 重新分配接合焊盤22和22a，而多個重新分配接合焊盤22和22a可以投射在裸芯片側(cè)面 IOc之外，或者不投射在裸芯片側(cè)面IOc之外。并且重新分配接合焊盤22可以具有用于線 接合應(yīng)用的寬松的焊盤間距。輸入/輸出焊盤12a位于半導(dǎo)體裸芯片10的主動裸芯片面 IOa之上或者半導(dǎo)體裸芯片10之內(nèi)。輸入/輸出焊盤12a通過重新布線層21a重新分配至 各自的重新分配接合焊盤22a。膠體60中具有空腔60a以暴露重新分配接合焊盤22a。芯 片封裝Ic設(shè)置于空腔60a內(nèi)部的擴散型WLP Ib上。在本實施例中，芯片封裝Ic通過凸塊 222與擴散型WLP Ib電連接，其中凸塊222接合至重新分配接合焊盤22a。在另一個實施 例中，芯片封裝Ic可通過銅柱與擴散型WLP Ib電連接，其中銅柱接合至重新分配接合焊盤
22a ο使用至少一個接合線50將至少一個重新分配接合焊盤22與引線框架140的對應(yīng) 內(nèi)側(cè)引腳142互連起來。膠體60封裝至少一部分接合線50。根據(jù)本實施例，接合線50可 以包含金、銅，或者上述二者的組合，或者其它適合的材料。圖18為根據(jù)本發(fā)明另一個實施例的具有疊層封裝結(jié)構(gòu)的Ε-pad LQFP多芯片封裝 200g的截面示意圖。如圖18所示，擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面 IOc的半導(dǎo)體裸芯片10，且經(jīng)由粘結(jié)層152，擴散型WLPlb設(shè)置在引線框架140的裸芯片焊 盤140a上，其中，多個輸入/輸出焊盤12和12a位于半導(dǎo)體裸芯片10的裸芯片面IOa之 上或者半導(dǎo)體裸芯片10之內(nèi)。擴散型WLP Ib可以包含支持結(jié)構(gòu)16，而支持結(jié)構(gòu)16包圍 半導(dǎo)體裸芯片10。支持結(jié)構(gòu)16可以具有頂面16a，而頂面16a與主動裸芯片面IOa基本齊 平。擴散型WLP Ib進一步包含在半導(dǎo)體裸芯片10上和支持結(jié)構(gòu)16的頂面16a上的 重布線層壓結(jié)構(gòu)20。重布線層壓結(jié)構(gòu)20包含多個重新分配接合焊盤22和22a，而多個重 新分配接合焊盤22和22a可以投射在裸芯片側(cè)面IOc之外，或者不投射在裸芯片側(cè)面IOc 之外。輸入/輸出焊盤12a位于半導(dǎo)體裸芯片10的主動裸芯片面IOa之上或者半導(dǎo)體裸 芯片10之內(nèi)。輸入/輸出焊盤12a通過重新布線層21a重新分配至各自的重新分配接合 焊盤22a。膠體60中具有空腔60a以暴露重新分配接合焊盤22a。芯片封裝Ic設(shè)置于空 腔60a內(nèi)部的擴散型WLPlb上。在本實施例中，芯片封裝Ic通過凸塊222與擴散型WLP Ib 電連接，其中凸塊222接合至重新分配接合焊盤22a。在另一個實施例中，芯片封裝Ic可通 過銅柱與擴散型WLP Ib電連接，其中銅柱接合至重新分配接合焊盤22a。使用至少一個接合線50將至少一個重新分配接合焊盤22與引線框架140的對應(yīng) 內(nèi)側(cè)引腳142互連起來。接合線50可以包含金、銅，或者上述二者的組合，或者其它適合的 材料。膠體60封裝接合線50的至少一部分。根據(jù)本實施例，膠體60不封裝裸芯片焊盤 140a的底面140b，底面140b暴露在空氣中。圖19為根據(jù)本發(fā)明另一個實施例的具有疊層封裝結(jié)構(gòu)的QFN多芯片封裝200h的 截面示意圖。如圖19所示，擴散型WLP Ib包括具有裸芯片面IOa以及裸芯片側(cè)面IOc的 半導(dǎo)體裸芯片10。且擴散型WLP Ib設(shè)置在引線框架240的裸芯片焊盤240a上，其中，多 個輸入/輸出焊盤12和12a位于半導(dǎo)體裸芯片10之上或者半導(dǎo)體裸芯片10之內(nèi)。裸芯 片焊盤240a進一步可以包含凹腔(recess) 240c，而半導(dǎo)體裸芯片10可以設(shè)置在凹腔240c內(nèi)。擴散型WLP Ib可以包含支持結(jié)構(gòu)16，而支持結(jié)構(gòu)16包圍半導(dǎo)體裸芯片10。支持結(jié)構(gòu) 16可以具有頂面16a，而頂面16a與主動裸芯片面IOa基本齊平。擴散型WLP Ib進一步包含在半導(dǎo)體裸芯片10上的重布線層壓結(jié)構(gòu)20。重布線層 壓結(jié)構(gòu)20包含多個重新分配接合焊盤22和22a，而多個重新分配接合焊盤22和22a可以 投射在裸芯片側(cè)面IOc之外，或者不投射在裸芯片側(cè)面IOc之外。輸入/輸出焊盤12a位 于半導(dǎo)體裸芯片10的主動裸芯片面IOa之上或者半導(dǎo)體裸芯片10之內(nèi)。輸入/輸出焊盤 12a通過重新布線層21a重新分配至各自的重新分配接合焊盤22a。膠體60中具有空腔60a 以暴露重新分配接合焊盤22a。芯片封裝Ic設(shè)置于空腔60a內(nèi)部的擴散型WLP Ib上。在 本實施例中，芯片封裝Ic通過凸塊222與擴散型WLP Ib電連接，其中凸塊222接合至重新 分配接合焊盤22a。在另一個實施例中，芯片封裝Ic可通過銅柱與擴散型WLP Ib電連接， 其中銅柱接合至重新分配接合焊盤22a。使用至少一個接合線50將至少一個重新分配接合焊盤22與引線框架240的對應(yīng) 互連引腳242互連起來。接合線50可以包含金、銅，或者上述二者的組合，或者其它適合的 材料。膠體60封裝接合線50的至少一部分。本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾， 因此本發(fā)明的保護范圍當(dāng)視所附申請專利權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
一種多芯片封裝結(jié)構(gòu)，包含芯片載體；半導(dǎo)體裸芯片，設(shè)置在該芯片載體的裸芯片依附面上，其中，多個輸入/輸出焊盤位于該半導(dǎo)體裸芯片之內(nèi)或者之上；重布線層壓結(jié)構(gòu)，位于該半導(dǎo)體裸芯片之上，該重布線層壓結(jié)構(gòu)包含多個重新分配接合焊盤，其中，多個該重新分配接合焊盤耦接該多個輸入/輸出焊盤；至少一個接合線，將至少一個該重新分配接合焊盤與該芯片載體互連；芯片封裝，設(shè)置在至少另一個該重新分配接合焊盤之上；以及膠體，封裝該接合線的至少一部分。
2.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其中，該重新分配接合焊盤中的至少一個投 射在該半導(dǎo)體裸芯片的裸芯片側(cè)面之外。
3.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該芯片封裝設(shè)置在該膠體的空 腔內(nèi)。
4.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該膠體進一步封裝該芯片封裝 的至少一部分。
5.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該芯片封裝通過至少一凸塊與 該半導(dǎo)體裸芯片電連接，其中該凸塊接合至該芯片封裝設(shè)置于之上的重新分配接合焊盤。
6.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該芯片載體為封裝基板或者印 刷電路板。
7.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該芯片載體為引線框架。
8.如權(quán)利要求7所述的多芯片封裝結(jié)構(gòu)，其特征在于，該多芯片封裝為薄型四邊引腳 扁平封裝或者四方扁平無引腳封裝。
9.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該接合線為金線或者銅線。
10.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，進一步包括支持結(jié)構(gòu)，該支持 結(jié)構(gòu)包圍該半導(dǎo)體裸芯片。
11.如權(quán)利要求10所述的多芯片封裝結(jié)構(gòu)，其特征在于，該支持結(jié)構(gòu)的頂面與該半導(dǎo) 體裸芯片的裸芯片面基本齊平。
12.如權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)，其特征在于，該重布線層壓結(jié)構(gòu)也形成于 該支持結(jié)構(gòu)的該頂面上。
13.如權(quán)利要求10所述的多芯片封裝結(jié)構(gòu)，其特征在于，該支持結(jié)構(gòu)和該膠體由不同 的膠餅形成。
14.如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該芯片封裝可通過至少一銅 柱與該半導(dǎo)體裸芯片電連接，其中該銅柱接合至該芯片封裝設(shè)置于之上的重新分配接合焊ο
15.一種形成多芯片封裝結(jié)構(gòu)的方法，包含 提供芯片載體；設(shè)置半導(dǎo)體裸芯片在該芯片載體的裸芯片依附面上，其中，多個輸入/輸出焊盤位于 該半導(dǎo)體裸芯片之內(nèi)或者之上；在該半導(dǎo)體裸芯片之上提供重布線層壓結(jié)構(gòu)，該重布線層壓結(jié)構(gòu)包含多個重新分配接合焊盤，其中，多個該重新分配接合焊盤耦接該多個輸入/輸出焊盤；在至少一個該重新分配接合焊盤與該芯片載體之間連接至少一個接合線；在至少另一個該重新分配接合焊盤上設(shè)置芯片封裝；以及由膠體封裝該接合線的至少一部分。
16.如權(quán)利要求15所述的形成多芯片封裝結(jié)構(gòu)的方法，其特征在于，至少一個該重新 分配接合焊盤投射在該半導(dǎo)體裸芯片的裸芯片側(cè)面之外。
17.如權(quán)利要求15所述的形成多芯片封裝結(jié)構(gòu)的方法，其特征在于，該芯片封裝設(shè)置 在該膠體的空腔內(nèi)。
18.如權(quán)利要求15所述的形成多芯片封裝結(jié)構(gòu)的方法，其特征在于，該膠體進一步封 裝該芯片封裝的至少一部分。
19.如權(quán)利要求15所述的形成多芯片封裝結(jié)構(gòu)的方法，其特征在于，該芯片封裝通過 至少一凸塊與該半導(dǎo)體裸芯片電連接，其中該凸塊接合至該芯片封裝設(shè)置于之上的重新分 配接合焊盤。
20.如權(quán)利要求15所述的形成多芯片封裝結(jié)構(gòu)的方法，其特征在于，該芯片封裝可通 過至少一銅柱與該半導(dǎo)體裸芯片電連接，其中該銅柱接合至該芯片封裝設(shè)置于之上的重新 分配接合焊盤。
全文摘要
一種多芯片封裝結(jié)構(gòu)以及形成多芯片封裝結(jié)構(gòu)的方法，多芯片封裝包含芯片載體；半導(dǎo)體裸芯片，設(shè)置在芯片載體的裸芯片依附面上，其中，多個輸入/輸出焊盤位于半導(dǎo)體裸芯片之內(nèi)或之上；重布線層壓結(jié)構(gòu)，位于半導(dǎo)體裸芯片上，包含耦接該多個輸入/輸出焊盤的多個重新分配接合焊盤；至少一個接合線，用以將至少一個重新分配接合焊盤與芯片載體互連；芯片封裝，設(shè)置在至少另一個該重新分配接合焊盤上；以及膠體，封裝接合線的至少一部分。利用本發(fā)明，可解決由于裸芯片體積減小而引起的接合焊盤間距限制問題，并且實現(xiàn)了疊層封裝結(jié)構(gòu)的多芯片封裝，從而可提高芯片性能。
文檔編號H01L25/00GK101930971SQ201010199279
公開日2010年12月29日 申請日期2010年6月9日 優(yōu)先權(quán)日2009年6月17日
發(fā)明者謝東憲 申請人:聯(lián)發(fā)科技股份有限公司