高電壓應(yīng)力測試電路的制作方法

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導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：高電壓應(yīng)力測試電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于半導(dǎo)體器件的高電壓應(yīng)力(High Voltage Stress: HVS)測試電路，并且更具體地說，涉及用于解碼器的HVS測試電路，該HVS測試電路具有數(shù)量大為減少的高電源電壓晶體管。
背景技術(shù)：
本申請(qǐng)要求于2008年1月14日提交的韓國專利申請(qǐng)No. 10-2008-0003774的優(yōu)先權(quán)，通過引用將其全部內(nèi)容合并于此。
通常，在半導(dǎo)體器件的制造期間要進(jìn)行測試。具體地說，該測試對(duì) 制造的半導(dǎo)體器件的半導(dǎo)體元件進(jìn)行操作以快速測試其電氣特性和功能
特性，并將可接受產(chǎn)品與不可接受產(chǎn)品區(qū)分開。此外，通過收集并分析該測試的測試數(shù)據(jù)并應(yīng)用該測試數(shù)據(jù)來改進(jìn)產(chǎn)品的制造工藝，可以在實(shí) 質(zhì)上改善諸如所述半導(dǎo)體器件的產(chǎn)品的電氣和/或功能特性以及產(chǎn)量 (yield )。
例如，在HVS測試中，例如可以通過向半導(dǎo)體器件的MOS晶體管的絕緣膜的兩端施加應(yīng)力來發(fā)現(xiàn)一個(gè)或更多個(gè)缺陷(或潛在的缺陷)。具體地說，在HVS測試中，向絕緣膜的兩端強(qiáng)制施加高電源電壓。結(jié)果，缺陷被發(fā)現(xiàn)，并且例如通過先行(preemptively)消除潛在缺陷而實(shí)質(zhì)上改善產(chǎn)品的可靠性。
圖1是現(xiàn)有技術(shù)的1比特n溝道金屬氧化物半導(dǎo)體("NMOS")的示意圖。通常，半導(dǎo)體器件包括各種類型的解碼器，例如，如圖1中示出的1比特NMOS解碼器。在正常模式下的操作中，圖1所示1比特 NMOS解碼器基于施加到晶體管12的數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)，生成兩個(gè)輸入電壓電平V11和V12的一個(gè)，作為輸出信號(hào)DOUT1的電壓電平。如圖l所示，作為數(shù)字?jǐn)?shù)據(jù)DH的反轉(zhuǎn)(inverted)數(shù)字?jǐn)?shù)據(jù)的反轉(zhuǎn)數(shù)字信號(hào)DHB被施加到晶體管11。
為了在短時(shí)間段內(nèi)對(duì)解碼器的晶體管11和12進(jìn)行HVS測試，當(dāng)兩個(gè)輸入電壓電平Vll和V12被維持在接地電壓VSS時(shí)，必須在高電源電壓HVDD下施加數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB。
此外，為了進(jìn)行HVS測試，在半導(dǎo)體器件中包含有HVS測試電路。具體地說，在正常模式下，由HVS測試電路(基于輸入數(shù)據(jù)的邏輯狀態(tài)) 提供數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB以具有相反的邏輯狀態(tài)，而在 HVS測試模式下，在高電源電壓HVDD下(與輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)) 提供數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB。
圖2是根據(jù)現(xiàn)有技術(shù)的HVS測試電路的示意圖。如圖2所示，現(xiàn)有技術(shù)的HVS測試電路包括用于基于輸入數(shù)據(jù)DI生成內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB的內(nèi)部數(shù)據(jù)生成單元110，以及用于通過將內(nèi)部數(shù)據(jù)IDI 和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB電平移位到高電源電壓HVDD來生成輸出數(shù)據(jù)ODI 和反轉(zhuǎn)輸出數(shù)據(jù)ODIB的電平移位器(level shifter) 130。因此，低電源電壓LVDD被用在內(nèi)部數(shù)據(jù)生成單元110中，而高電源電壓HVDD被用在電平移位器130中。
同時(shí)，如圖3所示，通常利用六個(gè)使用高電源電壓HVDD的晶體管 131-136來實(shí)現(xiàn)電平移位器130，圖3是根據(jù)現(xiàn)有技術(shù)的電平移位器的示意圖。具體地說，響應(yīng)于反轉(zhuǎn)輸出數(shù)據(jù)ODIB和輸出數(shù)據(jù)ODI的下拉，p 溝道金屬氧化物半導(dǎo)體("PMOS")晶體管131和PMOS晶體管132使輸出數(shù)據(jù)ODI和反轉(zhuǎn)輸出數(shù)據(jù)ODIB上拉到高電源電壓HVDD。此外， PMOS晶體管133和134用作電阻，以減小在輸出數(shù)據(jù)ODI和反轉(zhuǎn)輸出數(shù)據(jù)ODIB切換期間可能產(chǎn)生的短路電流。此外，響應(yīng)于反轉(zhuǎn)輸出數(shù)據(jù) ODIB和輸出數(shù)據(jù)ODI的上拉，NMOS晶體管135和NMOS晶體管136 將輸出數(shù)據(jù)ODI和反轉(zhuǎn)輸出數(shù)據(jù)ODIB下拉到接地電壓VSS。
再次參照?qǐng)D2， HVS測試電路進(jìn)一步包括用于基于輸出數(shù)據(jù)ODI和反轉(zhuǎn)輸出數(shù)據(jù)ODIB生成數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的測試響應(yīng) 單元150。測試響應(yīng)單元150通常包括兩個(gè)邏輯和門(logical sum gate) 151和152。在測試模式信號(hào)VTEST被激活為高邏輯狀態(tài)的HVS測試模
10式下，兩個(gè)邏輯和門151和152對(duì)數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB進(jìn) 行控制，以使得它們具有高邏輯狀態(tài)，而與輸出數(shù)據(jù)ODI的邏輯狀態(tài)以及反轉(zhuǎn)輸出數(shù)據(jù)ODIB的邏輯狀態(tài)無關(guān)。此外，如圖4所示，兩個(gè)邏輯和門151和152中的每一個(gè)通常使用六個(gè)晶體管21-26來實(shí)現(xiàn)，圖4是根據(jù)現(xiàn)有技術(shù)的邏輯和門的示意圖。如圖4所示，測試響應(yīng)單元150例如使用高電源電壓HVDD并分別接收分別對(duì)應(yīng)于輸出數(shù)據(jù)ODI和反轉(zhuǎn)輸出數(shù)據(jù)ODIB (圖2)的第一輸入IN1和第二輸入IN2，并且例如輸出對(duì)應(yīng) 于數(shù)字?jǐn)?shù)據(jù)DH或反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB (圖2)的輸出信號(hào)OUT。
然而，與使用低電源電壓LVDD的MOS晶體管相比，由于泄漏電流小于或等于相關(guān)聯(lián)的MOS晶體管的閾值電壓，所以使用高電源電壓 HVDD的MOS晶體管要求相當(dāng)大的布局面積(layout area)。因此，要求減少使用高電源電壓HVDD的MOS晶體管的數(shù)量，以實(shí)質(zhì)上減小根據(jù) 本發(fā)明示例性實(shí)施方式的半導(dǎo)體器件的布局面積，例如大小。

發(fā)明內(nèi)容
因此，為了解決現(xiàn)有技術(shù)中的上述問題，本發(fā)明的示例性實(shí)施方式提供了用于半導(dǎo)體器件的HVS測試電路，并且更具體地說，提供了具有實(shí)質(zhì)上減小和/或有效最小化的布局面積的HVS測試電路。因此，根據(jù)本發(fā)明示例性實(shí)施方式的HVS測試電路具有數(shù)量實(shí)質(zhì)上減少的使用高電源電壓的晶體管。
在本發(fā)明的示例性實(shí)施方式中，一種高電壓應(yīng)力("HVS")測試電路包括內(nèi)部數(shù)據(jù)生成單元，其使用低電源電壓作為上拉電壓來生成內(nèi) 部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并且用于生成上拉電壓被電平移位至高電源電壓的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)。在正常模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi) 部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，而所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)
字?jǐn)?shù)據(jù)具有對(duì)應(yīng)于所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)。在高電壓應(yīng)力測試模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)被控制為使得它們具有相應(yīng)的內(nèi)部邏輯狀態(tài)，而與所述輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)；并
ii且所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有相應(yīng)的預(yù)定的邏輯狀態(tài)，而與所述內(nèi)部數(shù)據(jù)的邏輯狀態(tài)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
在本發(fā)明的另選示例性實(shí)施方式中，HVS測試電路包括內(nèi)部數(shù)據(jù) 生成單元，其使用低電源電壓作為上拉電壓來生成內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，
并且用于生成上拉電壓被電平移位至高電源電壓的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字數(shù)據(jù)。在正常模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，而所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有分別對(duì)應(yīng)
于所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)。在HVS測試模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有接地電壓，而與所述輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)，然而，所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有所述高電源電壓和所述接地電壓中的一個(gè)，而與所述內(nèi)部數(shù)據(jù)的邏輯狀態(tài)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
在本發(fā)明的另一個(gè)另選示例性實(shí)施方式中，一種高電壓應(yīng)力測試電路包括內(nèi)部數(shù)據(jù)生成單元，其使用低電源電壓作為上拉電壓來生成內(nèi) 部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并且用于生成上拉電壓被電平移位至高電源電壓的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)。在正常模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi) 部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，并且所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn) 數(shù)字?jǐn)?shù)據(jù)具有對(duì)應(yīng)于所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)。在高電壓應(yīng)力測試模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)被控制為使得它們具有所述低電源電壓，而與所述輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)；并且所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有所述接地電壓，而與所述內(nèi)部數(shù) 據(jù)的邏輯狀態(tài)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。

通過參照附圖進(jìn)一步詳細(xì)描述本發(fā)明的示例性實(shí)施方式，本發(fā)明的以上及其他方面、特征和優(yōu)點(diǎn)將更容易清楚，在附圖中
圖1是例示根據(jù)現(xiàn)有技術(shù)的n溝道金屬氧化物半導(dǎo)體("NMOS")
12的示意圖； '
圖2是例示根據(jù)現(xiàn)有技術(shù)的高電壓應(yīng)力("HVS")測試電路的示意
圖3是例示圖2中所示的根據(jù)現(xiàn)有技術(shù)的HVS測試電路的電平移位器的示意圖4是例示圖2中所示的根據(jù)現(xiàn)有技術(shù)的HVS測試電路的邏輯和門的示意圖5是根據(jù)本發(fā)明的HVS測試電路的示例性實(shí)施方式的示意圖；圖6是圖5中所示的HVS測試電路的三態(tài)反相器的示例性實(shí)施方式的示意圖7是圖5中所示的HVS測試電路的電平移位器的示例性實(shí)施方式的示意圖8是利用根據(jù)本發(fā)明示例性實(shí)施方式的HVS測試電路的p溝道金屬氧化物半導(dǎo)體("PMOS")解碼器的示例性實(shí)施方式的示意圖9是根據(jù)本發(fā)明的HVS測試電路的另選示例性實(shí)施方式的示意
圖10是圖9中所示的HVS測試電路的電平移位器的示例性實(shí)施方式的示意圖；以及
圖11是根據(jù)本發(fā)明的HVS測試電路的另一個(gè)另選示例性實(shí)施方式的示意圖。
具體實(shí)施例方式
現(xiàn)在將在下文中參照其中示出本發(fā)明的示例性實(shí)施方式的附圖，更充分地描述本發(fā)明。然而，本發(fā)明可以具體實(shí)施為許多不同的形式，并且不應(yīng)當(dāng)視為限于此處闡述的實(shí)施方式。而是提供這些實(shí)施方式以更充分和完整地公開，并且將向本領(lǐng)域技術(shù)人員充分地傳遞本發(fā)明的范圍。通篇用相同的標(biāo)號(hào)指代相同的元件。
將會(huì)理解的是，當(dāng)一個(gè)元件被稱為位于另一元件"上"時(shí)，該元件可以直接位于其他元件上，或者在它們之間可以存在插入的元件。相反，
13當(dāng)一個(gè)元件被稱為"直接"位于另一元件"上"時(shí)，不存在插入的元件。如這里所使用的，術(shù)語"和/或"包括一個(gè)或更多個(gè)相關(guān)聯(lián)的列出的部件中的任意組合以及所有組合。
將會(huì)理解的是，盡管這里可以使用措辭"第一"、"第二"、"第三"等來描述各種元件、組件、區(qū)域、層和/或單元，但是這些元件、組件、區(qū)域、層和/或單元不應(yīng)當(dāng)受這些術(shù)語的限制。這些術(shù)語僅被用于將一個(gè)元件、組件、區(qū)域、層或單元與另一個(gè)元件、組件、區(qū)域、層或單元區(qū)分開。因此，下面討論的第一元件、第一組件、第一區(qū)域、第一層或第一單元可以被稱作第二元件、第二組件、第二區(qū)域、第二層或第二單元，而不會(huì)偏離本發(fā)明的教導(dǎo)。
這里使用的專業(yè)名詞僅是出于描述特定實(shí)施方式的目的，并且并不
旨在限定本發(fā)明。如這里所使用的，單數(shù)形式的"一個(gè)"("a"、 "an")和"該" ("the")還旨在包括復(fù)數(shù)形式，除非上下文明確指出了相反的含義。將會(huì)進(jìn)一步理解的是，術(shù)語"包括"("comprises"和/或"comprising"，或者 "includes"禾n/或"including")用于本說明書時(shí)，指定了存在所述的特征、區(qū)域、整體、步驟、操作、元件和/或組件，但是并不排除存在或添加一個(gè)或更多個(gè)其他特征、區(qū)域、整體、步驟、操作、元件、組件和/或它們的組。
此夕卜，這里可以使用相對(duì)術(shù)語(例如"下"或"底"和"上"或"頂")來描述如圖中所例示的一個(gè)元件與其他元件的關(guān)系。將會(huì)理解的是，相對(duì)術(shù) 語除了包括圖中描繪的方位之外，還旨在包括器件的不同方位。例如，如果一個(gè)圖中的器件被翻轉(zhuǎn)，則被描述為位于其他元件"下"側(cè)的元件將位于所述其他元件的"上"側(cè)。因此，取決于圖的具體方位，示例性術(shù)語"下" 可以包含"下"和"上"兩種方位。類似地，如果一個(gè)圖中的器件被翻轉(zhuǎn)，則被描述為位于其他元件"下方，，或"下面，，的元件將位于其他元件"上方"。因此，示例性術(shù)語"下方"或"下面"可以包含上方和下方兩種方位。
除非另有定義，否則這里使用的所有術(shù)語(包括科技術(shù)語)具有與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員通常理解的含義相同的含義。將進(jìn)一步理解的是，諸如常用字典中定義的那些術(shù)語應(yīng)當(dāng)被解釋為具有與相關(guān)領(lǐng)域和本公開的上下文中的含義一致的含義，并且除非在這里明確定義，否則不應(yīng)被解釋成具有理想化的或過于形式上的意義。
這里參照作為本發(fā)明的理想實(shí)施方式的示意性示例的具體示例來描述本發(fā)明的示例性實(shí)施方式。這樣，例如，將會(huì)預(yù)料到由于制造技術(shù)和/ 或公差而引起的示例的形狀變化。因此，本發(fā)明的實(shí)施方式不應(yīng)當(dāng)被解釋為限于這里例示的區(qū)域的特定形狀，而應(yīng)當(dāng)包含例如由于制造所引起的形狀上的偏差。例如，通常，例示為或描述為平坦的區(qū)域可以具有粗糙和/或非線性的特征。此外，例示的尖角可以變圓。因此，圖中例示的區(qū)域在本質(zhì)上是示意性的，并且并不旨在利用其形狀來例示區(qū)域的確切形狀，而且并不旨在限制本發(fā)明的范圍。
現(xiàn)在將參照附圖進(jìn)一步詳細(xì)地描述本發(fā)明的示例性實(shí)施方式。
圖5是根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的HVS測試電路200的示意圖。圖6是圖5中示出的HVS測試電路200的三態(tài)反相器的示例性實(shí)施方式的示意圖。參照?qǐng)D5，本實(shí)施方式的HVS測試電路200包括內(nèi)部數(shù) 據(jù)生成單元210和電平移位器230。在示例性實(shí)施方式中，內(nèi)部數(shù)據(jù)生成單元210使用低電源電壓LVDD作為上拉電壓，而電平移位器230使用高電源電壓HVDD作為上拉電壓。
內(nèi)部數(shù)據(jù)生成單元210接收輸入數(shù)據(jù)DI，并且生成內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB。
如圖5所示，更詳細(xì)地，內(nèi)部數(shù)據(jù)生成單元210包括反轉(zhuǎn)內(nèi)部數(shù)據(jù) 生成部211和內(nèi)部數(shù)據(jù)生成部213。
在正常模式下，例如在HVS測試電路200的其中測試模式信號(hào) VTEST被去激活(deactivate)為具有邏輯狀態(tài)("L")(例如低邏輯狀態(tài)) 的工作模式下，反轉(zhuǎn)內(nèi)部數(shù)據(jù)生成部211通過使輸入數(shù)據(jù)DI反轉(zhuǎn)來生成反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB。同時(shí)，在HVS測試模式下，例如在HVS測試電路 200的其中測試模式信號(hào)VTEST被激活為具有邏輯狀態(tài)("H")(例如高邏輯狀態(tài))的工作模式下，反轉(zhuǎn)內(nèi)部數(shù)據(jù)生成部211將反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB 控制為處于接地電壓VSS下。
因此，在正常模式下，內(nèi)部數(shù)據(jù)生成部213通過將反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB
15反向而生成內(nèi)部數(shù)據(jù)IDI。然而，在HVS測試模式下，內(nèi)部數(shù)據(jù)生成部
213控制內(nèi)部數(shù)據(jù)IDI，以使得它具有接地電壓VSS。
更詳細(xì)地，反轉(zhuǎn)內(nèi)部數(shù)據(jù)生成部211包括第一三態(tài)反相器211a和第一晶體管211b。如圖6所示，根據(jù)本發(fā)明示例性實(shí)施方式的第一三態(tài)反相器211a包括p溝道金屬氧化物半導(dǎo)體("PMOS")晶體管31和32，以及n溝道金屬氧化物半導(dǎo)體("NMOS")晶體管33，但是另選的示例性實(shí)施方式并不限于此。在正常模式下，第一三態(tài)反相器211a通過將輸入數(shù)據(jù)DI反轉(zhuǎn)而生成反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB。如圖6所示，當(dāng)測試模式信號(hào) VTEST處于邏輯狀態(tài)"L"時(shí)，第一三態(tài)反相器211a通過將輸入信號(hào)IN反轉(zhuǎn)而生成輸出信號(hào)OUT。相反，當(dāng)測試模式信號(hào)VTEST處于邏輯狀態(tài)"H" 時(shí)，相對(duì)于輸入信號(hào)IN處于邏輯狀態(tài)"L"時(shí)的情況，輸出信號(hào)OUT處于高阻抗?fàn)顟B(tài)。
同時(shí)，在HVS測試模式下，第一晶體管211b控制反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB，以使得反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB處于接地電壓VSS。
因此，反轉(zhuǎn)內(nèi)部數(shù)據(jù)生成部211實(shí)質(zhì)上操作為NOR (或非)門，該 NOR門具有輸入數(shù)據(jù)DI和測試模式信號(hào)VTEST作為輸入，并輸出反轉(zhuǎn) 內(nèi)部數(shù)據(jù)IDIB。
在示例性實(shí)施方式中，內(nèi)部數(shù)據(jù)生成部213包括第二三態(tài)反相器 213a和第二晶體管213b。在正常模式下，第二三態(tài)反相器213a通過將反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB反轉(zhuǎn)而生成內(nèi)部數(shù)據(jù)IDI。在HVS測試模式下，第二晶體管213b控制內(nèi)部數(shù)據(jù)IDI，使得內(nèi)部數(shù)據(jù)IDI被維持在接地電壓VSS。
換言之，內(nèi)部數(shù)據(jù)生成部213實(shí)質(zhì)上操作為NOR門，該NOR門具有反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB和測試模式信號(hào)VTEST作為輸入，并輸出內(nèi)部數(shù) 據(jù)IDI。
如下面的進(jìn)一步詳細(xì)描述，對(duì)根據(jù)一個(gè)示例性實(shí)施方式的內(nèi)部數(shù)據(jù) 生成單元210中生成的內(nèi)部數(shù)據(jù)IDI的邏輯狀態(tài)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB的邏輯狀態(tài)進(jìn)行控制。
在正常模式下，內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB分別具有對(duì)應(yīng)于輸入數(shù)據(jù)DI的邏輯狀態(tài)。例如，在正常模式下，當(dāng)輸入數(shù)據(jù)DI具有邏
16輯狀態(tài)"H"時(shí)，內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB分別具有邏輯狀態(tài)"H" 和"L"。
相反，如圖5中示出的示例性實(shí)施方式中所示，在HVS測試模式下，內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB 二者中的每一個(gè)具有預(yù)定的邏輯狀態(tài) (例如邏輯狀態(tài)"L")，而與輸入數(shù)據(jù)DI的邏輯狀態(tài)無關(guān)。具體地說，在 HVS測試模式下，對(duì)內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB進(jìn)行控制，使得它們中的每一個(gè)具有邏輯狀態(tài)"L"，而與輸入數(shù)據(jù)DI是具有邏輯狀態(tài)"H" 還是邏輯狀態(tài)"L"無關(guān)。
將注意到，與上面參照?qǐng)D2更詳細(xì)描述的根據(jù)現(xiàn)有技術(shù)的HVS測試電路的內(nèi)部數(shù)據(jù)生成單元110不同，在如圖5所示根據(jù)本發(fā)明的一個(gè)示例性實(shí)施方式的HVS測試電路200中，內(nèi)部數(shù)據(jù)生成單元210對(duì)內(nèi)部數(shù) 據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB進(jìn)行控制，使得它們具有預(yù)定的內(nèi)部邏輯狀態(tài)，而與HVS測試模式下輸入數(shù)據(jù)DI的邏輯狀態(tài)無關(guān)。
仍然參照?qǐng)D5，根據(jù)一個(gè)示例性實(shí)施方式的電平移位器230接收內(nèi) 部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB，并生成數(shù)字?jǐn)?shù)據(jù)DH與反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù) DHB，其中數(shù)字?jǐn)?shù)據(jù)DH的上拉電壓和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的上拉電壓被電平移位到高電源電壓HVDD。
圖7是根據(jù)圖5中示出的本發(fā)明示例性實(shí)施方式的電平移位器230 的示意圖。圖7中示出的電平移位器230為PMOS控制型電平移位器，其中PMOS晶體管在HVS測試模式下執(zhí)行控制功能。具體地說并如圖7 所示，根據(jù)一個(gè)示例性實(shí)施方式的電平移位器230包括電源端子231、接地端子232、輸出端子233、反轉(zhuǎn)輸出端子234、輸出上拉單元235、反轉(zhuǎn)輸出上拉單元236、輸出下拉單元237以及反轉(zhuǎn)輸出下拉單元238。
將高電源電壓HVDD施加到電源端子231，而將接地電壓VSS施加到接地端子232。同時(shí)，輸出端子233提供數(shù)字?jǐn)?shù)據(jù)DH，而反轉(zhuǎn)輸出端子234提供反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB。
如圖7所示，輸出上拉單元235布置在電源端子231和輸出端子233 之間。在正常模式下，響應(yīng)于反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的下拉，輸出上拉單元 235將數(shù)字?jǐn)?shù)據(jù)DH上拉到高電源電壓HVDD。相反，在HVS測試模式
17下，輸出上拉單元235將數(shù)字?jǐn)?shù)據(jù)DH上拉，而與反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的邏輯狀態(tài)無關(guān)。
在本發(fā)明的一個(gè)示例性實(shí)施方式中，如圖7所示，輸出上拉單元235 分別包括第一 PMOS晶體管235a至第三PMOS晶體管235c。
具體地說，第一 PMOS晶體管235a布置在電源端子231和輸出端子 233之間，并且被反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB選通。
第二PMOS晶體管235b布置在電源端子231和輸出端子233之間，并且與第一 PMOS晶體管235a電串聯(lián)。響應(yīng)于測試模式信號(hào)VTEST，第二 PMOS晶體管235b截止(加m off)。
第三PMOS晶體管235c布置在電源端子231和輸出端子233之間，并且與第一 PMOS晶體管235a和第二 PMOS晶體管235b電并聯(lián)。響應(yīng) 于測試模式信號(hào)VTEST的激活(例如基于測試模式信號(hào)VTEST的反轉(zhuǎn) 信號(hào)VTESTB轉(zhuǎn)換到邏輯狀態(tài)"L")，第三PMOS晶體管235c被導(dǎo)通，隨后將數(shù)字?jǐn)?shù)據(jù)DH上拉到高電源電壓HVDD。
反轉(zhuǎn)輸出上拉單元236布置在電源端子231和反轉(zhuǎn)輸出端子234之間。在正常模式下，響應(yīng)于數(shù)字?jǐn)?shù)據(jù)DH的下拉，反轉(zhuǎn)輸出上拉單元236 將反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB上拉到高電源電壓HVDD。然而，在HVS測試模式下，反轉(zhuǎn)輸出上拉單元236將反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB上拉，而與數(shù)字?jǐn)?shù)據(jù) DH的邏輯狀態(tài)無關(guān)。
仍然參照?qǐng)D7，根據(jù)示例性實(shí)施方式的反轉(zhuǎn)輸出上拉單元236分別包括第四PMOS晶體管236a到第六PMOS晶體管236c。
更具體地說，第四PMOS晶體管236a布置在電源端子231與反轉(zhuǎn)輸出端子234之間，并且被數(shù)字?jǐn)?shù)據(jù)DH選通。
第五PMOS晶體管236b布置在電源端子231與反轉(zhuǎn)輸出端子234 之間，并且與第四PMOS晶體管236a電串聯(lián)。響應(yīng)于測試模式信號(hào) VTEST，第五PMOS晶體管236b截止。
第六PMOS晶體管236c布置在電源端子231和輸出端子233之間，并且與第四PMOS晶體管236a以及第五PMOS晶體管236b電并聯(lián)。響應(yīng)于測試模式信號(hào)VTEST的激活，第六PMOS晶體管236c被導(dǎo)通，并
18將反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB上拉到高電源電壓HVDD。
如圖7所示，輸出下拉單元237布置在接地端子232和輸出端子233 之間。響應(yīng)于反轉(zhuǎn)輸入數(shù)據(jù)IDIB的上拉，輸出下拉單元237將數(shù)字?jǐn)?shù)據(jù) DH下拉到接地電壓VSS。
此外，反轉(zhuǎn)輸出下拉單元238布置在接地端子232和反轉(zhuǎn)輸出端子 234之間。響應(yīng)于輸入數(shù)據(jù)IDI的上拉，反轉(zhuǎn)輸出下拉單元238將反轉(zhuǎn)數(shù) 字?jǐn)?shù)據(jù)DHB下拉到接地電壓VSS。
如下面將進(jìn)一步詳細(xì)描述地對(duì)根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的電平移位器230中生成的數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的邏輯狀態(tài)進(jìn)行控制。
例如，在正常模式下，如上所述，數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB 具有對(duì)應(yīng)于內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB的邏輯狀態(tài)。相反，例如在HVS測試模式下，對(duì)數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB進(jìn)行控制，使得它們具有預(yù)定輸出邏輯狀態(tài)(例如，如圖5中所示本發(fā)明的示例性實(shí)施方式中示出的邏輯狀態(tài)"H")，而與內(nèi)部數(shù)據(jù)IDI的邏輯狀態(tài)和反轉(zhuǎn) 內(nèi)部數(shù)據(jù)IDIB的邏輯狀態(tài)無關(guān)。
因此，在根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的HVS測試電路200的電平移位器230中生成的數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB可以直接用在 NMOS解碼器中，而不要求數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB通過一個(gè) 單獨(dú)的邏輯電路。
因而，與參照?qǐng)D2到4的上述現(xiàn)有技術(shù)的HVS測試電路相比，實(shí)質(zhì)
上減少了和/或有效地最小化了在根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的 HVS測試電路200中使用高電源電壓HVDD的晶體管的數(shù)量。例如，在表1中列出了根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的HVS測試電路200以及現(xiàn)有技術(shù)的HVS測試電路中使用低電源電壓LVDD和使用高電源電壓 HVDD的晶體管的數(shù)量。
現(xiàn)有技術(shù)本發(fā)明
使用低電源電壓(LVDD)的晶體管的數(shù)量48
使用高電源電壓(HVDD)的晶體管的數(shù)量188
如表1所示，與現(xiàn)有技術(shù)的HVS測試電路相比，在根據(jù)本發(fā)明示例
19性實(shí)施方式的HVS測試電路200中，根據(jù)本發(fā)明的使用低電源電壓LVDD 的晶體管的數(shù)量有所增加。然而，使用高電源電壓HVDD的晶體管要求的布局面積大約是使用低電源電壓LVDD的晶體管要求的布局面積的四倍那么大。因此，根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的HVS測試電路200 要求的布局面積大約為現(xiàn)有技術(shù)的HVS測試電路的布局面積的1/2。
將注意到，本發(fā)明的示例性實(shí)施方式還可以實(shí)現(xiàn)在用于PMOS解碼器的HVS測試電路中，并且本發(fā)明的另選示例性實(shí)施方式并不限于此。
圖8是根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的PMOS解碼器的示意圖。具體地說，在圖8中，出于例示的目的示出了 1比特PMOS解碼器，并且將注意到，另選的示例性實(shí)施方式并不限于此。圖8的PMOS解碼器基于正常模式下輸入數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)，生成兩個(gè)輸入電壓電平 V21和V22中的一個(gè)作為輸出信號(hào)D0UT2的電壓電平。
具體地說，為了對(duì)圖8中所示PMOS解碼器中的晶體管21和22快速進(jìn)行HVS測試，當(dāng)輸入電壓電平V21和V22被控制為使得它們處于高電源電壓HVDD時(shí)，均處于接地電壓VSS的數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字數(shù)據(jù)DHB被施加到晶體管21和22。
為了進(jìn)行HVS測試，HVS測試電路200 (圖5)提供的數(shù)字?jǐn)?shù)據(jù)DH 和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB在HVS測試模式下具有接地電壓VSS，而與輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
圖9是根據(jù)本發(fā)明一個(gè)另選示例性實(shí)施方式的HVS測試電路300的示意圖。將注意到，例如，圖9中示出的HVS測試電路300可以被應(yīng)用于圖8中示出的PMOS解碼器，但是另選的示例性實(shí)施方式并不限于此。
參照?qǐng)D9， HVS測試電路300包括內(nèi)部數(shù)據(jù)生成單元310和電平移位器330。在一個(gè)示例性實(shí)施方式中，內(nèi)部數(shù)據(jù)生成單元310使用低電源電壓LVDD作為上拉電壓，而電平移位器330使用高電源電壓HVDD作為上拉電壓。
內(nèi)部數(shù)據(jù)生成單元310接收輸入數(shù)據(jù)DI，并生成內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDffi。內(nèi)部數(shù)據(jù)生成單元310和上面參照?qǐng)D5更詳細(xì)描述的內(nèi)部數(shù)據(jù)生成單元210基本相同。因此，為了描述的方便，下文中將省略重復(fù)的詳細(xì)描述。
參照?qǐng)D9，根據(jù)一個(gè)示例性實(shí)施方式的電平移位器330接收內(nèi)部數(shù)
據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB，并生成數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB，其中上拉電壓被電平移位到高電源電壓HVDD。
圖10是根據(jù)圖9所示本發(fā)明示例性實(shí)施方式的HVS測試電路300 的電平移位器330的示意圖。如上面更詳細(xì)描述的，根據(jù)圖7中所示本發(fā)明示例性實(shí)施方式的電平移位器230為PMOS控制型電平移位器，而圖10所示另選示例性實(shí)施方式的電平移位器330為NMOS控制型電平移位器，其中NMOS晶體管在HVS測試模式下執(zhí)行控制功能。
參照?qǐng)D10，根據(jù)一個(gè)示例性實(shí)施方式的電平移位器330包括電源端子331、接地端子332、輸出端子333、反轉(zhuǎn)輸出端子334、輸出上拉單元335、反轉(zhuǎn)輸出上拉單元336、輸出下拉單元337以及反轉(zhuǎn)輸出下拉單元338。
將高電源電壓HVDD施加到電源端子331，而將接地電壓VSS施加到接地端子332。輸出端子333輸出數(shù)字?jǐn)?shù)據(jù)DH，而反轉(zhuǎn)輸出端子334 輸出反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB。
輸出上拉單元335布置在電源端子331和輸出端子333之間。在正常模式下，響應(yīng)于反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的下拉，輸出上拉單元335將數(shù)字數(shù)據(jù)DH上拉到高電源電壓HVDD。相反，在HVS測試模式下，輸出上拉單元335切斷(例如電學(xué)上斷開)輸出端子333和電源端子331之間的連接，而與反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的邏輯狀態(tài)無關(guān)。結(jié)果，有效防止了數(shù) 字?jǐn)?shù)據(jù)DH的上拉。
更具體地說，根據(jù)一個(gè)示例性實(shí)施方式的輸出上拉單元335分別包括第一 PMOS晶體管335a和第二 PMOS晶體管335b。
第一PMOS晶體管335a布置在電源端子331和輸出端子333之間，并且被反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB選通。
第二 PMOS晶體管335b布置在電源端子331和輸出端子333之間，并且與第一 PMOS晶體管335a電串聯(lián)。響應(yīng)于測試模式信號(hào)VTEST，第二PMOS晶體管335b截止。因此，在HVS測試模式下，第二 PMOS
21晶體管335b截止，而與反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的邏輯狀態(tài)無關(guān)，并由此阻止了數(shù)字?jǐn)?shù)據(jù)DH的上拉。
反轉(zhuǎn)輸出上拉單元336布置在電源端子331和反轉(zhuǎn)輸出端子334之間。在正常模式下，響應(yīng)于數(shù)字?jǐn)?shù)據(jù)DH的下拉，反轉(zhuǎn)輸出上拉單元336 將反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB上拉到高電源電壓HVDD。然而，在HVS測試模式下，輸出上拉單元336切斷(例如在電學(xué)上斷開)反轉(zhuǎn)輸出端子334 和電源端子331之間的連接，而與數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)無關(guān)，并由此阻止(例如有效防止)反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的上拉。
更具體地說，反轉(zhuǎn)輸出上拉單元336分別包括第三PMOS晶體管 336a和第四PMOS晶體管336b。
第三PMOS晶體管336a布置在電源端子331和反轉(zhuǎn)輸出端子334 之間，并且被數(shù)字?jǐn)?shù)據(jù)DH選通。
第四PMOS晶體管336b布置在電源端子331和反轉(zhuǎn)輸出端子334 之間，并且與第三PMOS晶體管336a電串聯(lián)。響應(yīng)于測試模式信號(hào) VTEST，第四PMOS晶體管336b截止。因此，在HVS測試模式下，第四PMOS晶體管336b截止，而與數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)無關(guān)，因此阻止了反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的上拉。
輸出下拉單元337布置在接地端子332和輸出端子333之間。響應(yīng) 于反轉(zhuǎn)輸入數(shù)據(jù)IDIB的上拉，輸出下拉單元337將數(shù)字?jǐn)?shù)據(jù)DH下拉到接地電壓VSS。在HVS測試模式下，輸出下拉單元337使數(shù)字?jǐn)?shù)據(jù)DH 下拉，而與反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB的邏輯狀態(tài)無關(guān)。
在一個(gè)示例性實(shí)施方式中，輸出下拉單元337分別包括第一 NMOS 晶體管337a和第二 NMOS晶體管337b。
第一 NMOS晶體管337a布置在接地端子332和輸出端子333之間，并且被反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB選通。
第二 NMOS晶體管337b布置在接地端子332和輸出端子333之間，并且與第一 NMOS晶體管337a電并聯(lián)。響應(yīng)于測試模式信號(hào)VTEST被激活到邏輯狀態(tài)"H"，第二 NMOS晶體管337b被導(dǎo)通，并將數(shù)字?jǐn)?shù)據(jù) DH下拉到接地電壓VSS。
22反轉(zhuǎn)輸出下拉單元338布置在接地端子332和反轉(zhuǎn)輸出端子334之間。響應(yīng)于輸入數(shù)據(jù)IDI的上拉，反轉(zhuǎn)輸出下拉單元338將反轉(zhuǎn)數(shù)字?jǐn)?shù) 據(jù)DHB下拉到接地電壓VSS。在VHS測試模式下，反轉(zhuǎn)輸出下拉單元 338使反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB下拉，而與內(nèi)部數(shù)據(jù)IDI的邏輯狀態(tài)無關(guān)。
如圖IO所示，根據(jù)一個(gè)示例性實(shí)施方式的反轉(zhuǎn)輸出下拉單元338分別包括第三NMOS晶體管338a和第四NMOS晶體管338b。
第三NMOS晶體管338a布置在接地端子332和反轉(zhuǎn)輸出端子334 之間，并且被內(nèi)部數(shù)據(jù)IDI選通。
第四NMOS晶體管338b布置在接地端子332和反轉(zhuǎn)輸出端子334 之間，并且與第三NMOS晶體管338a電并聯(lián)。響應(yīng)于測試模式信號(hào) VTEST被激活到邏輯狀態(tài)"H"，第四NMOS晶體管338b被導(dǎo)通，并將反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB下拉到接地電壓VSS。
如下面將進(jìn)一步詳細(xì)描述地控制由根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的電平移位器330生成的數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB 的邏輯狀態(tài)。
在正常模式下，數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB具有分別對(duì)應(yīng)于內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB的邏輯狀態(tài)。相反，在HVS測試模式下，數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB被控制為使得它們中的每一個(gè) 都具有預(yù)定的輸出邏輯狀態(tài)(例如，如圖9所示本發(fā)明示例性實(shí)施方式中的邏輯狀態(tài)"L")，而與內(nèi)部數(shù)據(jù)IDI的邏輯狀態(tài)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB 的邏輯狀態(tài)無關(guān)。
因此，由根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的HVS測試電路的電平移位器330生成的數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB可以直接用在PMOS 解碼器中，而不用通過單獨(dú)的邏輯電路。
因此，與現(xiàn)有技術(shù)的HVS測試電路相比，實(shí)質(zhì)上減少了和/或被有效地最小化了根據(jù)圖9和圖10所示本發(fā)明示例性實(shí)施方式的HVS測試電路300中使用高電源電壓HVDD的晶體管的數(shù)量。
圖11是根據(jù)本發(fā)明另一個(gè)另選示例性實(shí)施方式的HVS測試電路400 的示意圖。將注意到，HVS測試電路400可以應(yīng)用于根據(jù)圖8所示的示
23例性實(shí)施方式的PMOS解碼器，但是另選的示例性實(shí)施方式并不限于此。
參照?qǐng)D11，根據(jù)本發(fā)明一個(gè)示例性實(shí)施方式的HVS測試電路400 包括內(nèi)部數(shù)據(jù)生成單元410和電平移位器430。具體地說，內(nèi)部數(shù)據(jù)生成單元410使用低電源電壓LVDD作為上拉電壓，而電平移位器430使用高電源電壓HVDD作為上拉電壓。
內(nèi)部數(shù)據(jù)生成單元410接收輸入數(shù)據(jù)DI，并且生成內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB。
如圖11所示，內(nèi)部數(shù)據(jù)生成單元410包括第一邏輯和部411、反相器413以及第二邏輯和部415。
在其中測試模式信號(hào)VTEST被去激活為邏輯狀態(tài)"L"的正常模式下，第一邏輯和部411基于輸入數(shù)據(jù)DI而生成內(nèi)部數(shù)據(jù)IDI。同時(shí)，在其中測試模式信號(hào)VTEST被激活為邏輯狀態(tài)"H"的HVS測試模式下，第一邏輯和部411控制內(nèi)部數(shù)據(jù)IDI,使得內(nèi)部數(shù)據(jù)IDI處于低電源電壓 LVDD。
反相器413使第一邏輯和部411的輸出反轉(zhuǎn)。
同時(shí)，在正常模式下，第二邏輯和部415基于反相器413的輸出而生成反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB。在HVS測試模式下，第二邏輯和部415控制反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB，使得反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB處于低電源電壓LVDD。
如下面將進(jìn)一步詳細(xì)描述地對(duì)根據(jù)一個(gè)示例性實(shí)施方式的內(nèi)部數(shù)據(jù) 生成單元410中生成的內(nèi)部數(shù)據(jù)IDI的邏輯狀態(tài)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB的邏輯狀態(tài)進(jìn)行控制。
在正常模式下，內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB具有對(duì)應(yīng)于輸入數(shù)據(jù)DI的相應(yīng)邏輯狀態(tài)。例如，在正常模式下，當(dāng)輸入數(shù)據(jù)DI具有邏輯狀態(tài)"H"時(shí)，內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB分別具有邏輯狀態(tài)"H" 和邏輯狀態(tài)"L"。
相反，在HVS測試模式下，內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB每一個(gè)都處于低電源電壓LVDD，而與輸入數(shù)據(jù)DI的邏輯狀態(tài)無關(guān)。
仍然參照?qǐng)D11，電平移位器430接收內(nèi)部數(shù)據(jù)IDI和反轉(zhuǎn)內(nèi)部數(shù)據(jù) IDIB，并生成數(shù)字?jǐn)?shù)據(jù)DH和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB，其中上拉電壓被電平移位到高電源電壓HVDD。
根據(jù)一個(gè)示例性實(shí)施方式的電平移位器430包括電源端子431、接地端子432、輸出端子433、反轉(zhuǎn)輸出端子434、輸出上拉單元435、反轉(zhuǎn)輸出上拉單元436、輸出下拉單元437以及反轉(zhuǎn)輸出下拉單元438。根據(jù)圖11所示示例性實(shí)施方式的電平移位器430的電源端子431、接地端子432、輸出端子433、反轉(zhuǎn)輸出端子434、輸出上拉單元435以及反轉(zhuǎn) 輸出上拉單元436分別與根據(jù)圖10所示示例性實(shí)施方式的電平移位器 330的電源端子331、接地端子332、輸出端子333、反轉(zhuǎn)輸出端子334、輸出上拉單元335以及反轉(zhuǎn)輸出上拉單元336基本相同，并且下文中省略了對(duì)它們的重復(fù)的詳細(xì)描述。
此外，除了圖10的電平移位器330的輸出下拉單元337和反轉(zhuǎn)輸出下拉單元338中的每一個(gè)均使用兩個(gè)NMOS晶體管來實(shí)現(xiàn)，而圖11所示電平移位器430的輸出下拉單元437和反轉(zhuǎn)輸出下拉單元438中的每一個(gè)均使用一個(gè)NMOS晶體管實(shí)現(xiàn)以外，圖11所示的示例性實(shí)施方式的電平移位器430的輸出下拉單元437和反轉(zhuǎn)輸出下拉單元438分別與圖10 所示的本發(fā)明示例性實(shí)施方式的電平移位器330的輸出下拉單元337和反轉(zhuǎn)輸出下拉單元338基本相同。
更具體地說，輸出下拉單元437布置在接地端子432和輸出端子433 之間。響應(yīng)于反轉(zhuǎn)輸入數(shù)據(jù)IDIB，輸出下拉單元437將數(shù)字?jǐn)?shù)據(jù)DH下拉到接地電壓VSS。在HVS測試模式下，反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB具有邏輯狀態(tài)"H"。因而，在HVS測試模式下，輸出下拉單元437使數(shù)字?jǐn)?shù)據(jù)DH 下拉。
更具體地說并仍然參照?qǐng)D11，根據(jù)一個(gè)示例性實(shí)施方式的輸出下拉單元437包括第一 NMOS晶體管437a。第一 NMOS晶體管437a布置在接地端子432和輸出端子433之間，并且被反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB選通。
反轉(zhuǎn)輸出下拉單元438布置在接地端子432和反轉(zhuǎn)輸出端子434之間。響應(yīng)于輸入數(shù)據(jù)IDI的上拉，反轉(zhuǎn)輸出下拉單元438將反轉(zhuǎn)數(shù)字?jǐn)?shù) 據(jù)DHB下拉到接地電壓VSS。在HVS測試模式下，反轉(zhuǎn)內(nèi)部數(shù)據(jù)IDIB 具有邏輯狀態(tài)"H"。因而，在HVS測試模式下，輸出下拉單元438將反
25轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB下拉。
如圖11所示，輸出下拉單元438包括第二NMOS晶體管438a。第二 NMOS晶體管438a布置在接地端子432和反轉(zhuǎn)輸出端子434之間，并且被內(nèi)部數(shù)據(jù)IDI選通。
由根據(jù)一個(gè)示例性實(shí)施方式的電平移位器430生成的數(shù)字?jǐn)?shù)據(jù)DH 的邏輯狀態(tài)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的邏輯狀態(tài)與由圖10中所示的本發(fā)明示例性實(shí)施方式的電平移位器330生成的數(shù)字?jǐn)?shù)據(jù)DH的邏輯狀態(tài)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)DHB的邏輯狀態(tài)基本相同。
因此，與根據(jù)圖9和圖10分別示出的本發(fā)明示例性實(shí)施方式的HVS 測試電路200和HVS測試電路300中使用高電源電壓HVDD的晶體管數(shù)量相比，進(jìn)一步減少了在根據(jù)圖11所示本發(fā)明示例性實(shí)施方式的HVS 測試電路400中使用高電源電壓HVDD的晶體管數(shù)量。
因此，根據(jù)如這里描述的本發(fā)明的示例性實(shí)施方式，在HVS測試電路中，在HVS測試模式下由布置在電平移位器之前的內(nèi)部數(shù)據(jù)生成單元生成的內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)被控制為具有高或低的邏輯狀態(tài)。結(jié)果，由電平移位器提供的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)被直接用在NMOS解碼器中，或者另選地，直接用在PMOS解碼器中，而不要求通過單獨(dú)的邏輯電路。
因此，在根據(jù)本發(fā)明示例性實(shí)施方式的HVS測試電路中，實(shí)質(zhì)上減少了和/或有效地最小化了使用高電源電壓HVDD的晶體管的數(shù)量。
本發(fā)明不應(yīng)當(dāng)被解釋限于這里闡述的示例性實(shí)施方式。而是，提供這些實(shí)施方式是為了使公開充分和完整，并將向本領(lǐng)域技術(shù)人員充分傳遞本發(fā)明的范圍。
盡管已經(jīng)參照本發(fā)明的示例性實(shí)施方式具體示出和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將理解，在不偏離所附權(quán)利要求所限定的本發(fā)明的范圍或精神的情況下，可以在形式和細(xì)節(jié)上做出各種改變。
2權(quán)利要求
1. 一種高電壓應(yīng)力測試電路，該高電壓應(yīng)力測試電路包括內(nèi)部數(shù)據(jù)生成單元，其使用低電源電壓作為上拉電壓來生成內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并且用于生成上拉電壓被電平移位至高電源電壓的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)，其中，在正常模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，在高電壓應(yīng)力測試模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有預(yù)定的邏輯狀態(tài)，而與所述輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)，在所述正常模式下，所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)分別具有對(duì)應(yīng)于所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)，并且在所述高電壓應(yīng)力測試模式下，所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有預(yù)定的邏輯狀態(tài)，而與所述內(nèi)部數(shù)據(jù)的邏輯狀態(tài)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
2. —種高電壓應(yīng)力測試電路，該高電壓應(yīng)力測試電路包括內(nèi)部數(shù)據(jù)生成單元，其使用低電源電壓作為上拉電壓來生成內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并且用于生成上拉電壓被電平移位至高電源電壓的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù) 據(jù)，其中在正常模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，在高電壓應(yīng)力測試模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有接地電壓，而與所述輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)，在所述正常模式下，所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有分別對(duì) 應(yīng)于所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)，并且在所述高電壓應(yīng)力測試模式下，所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù) 具有所述高電源電壓和所述接地電壓中的一個(gè)，而與所述內(nèi)部數(shù)據(jù)的邏輯狀態(tài)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
3. 根據(jù)權(quán)利要求2所述的高電壓應(yīng)力測試電路，其中，所述內(nèi)部數(shù)據(jù)生成單元包括反轉(zhuǎn)內(nèi)部數(shù)據(jù)生成部，其在所述正常模式下反轉(zhuǎn)所述輸入數(shù)據(jù)而生成所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并且在所述HVS測試模式下控制所述反轉(zhuǎn)內(nèi)部數(shù) 據(jù)以使得所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有所述接地電壓；以及內(nèi)部數(shù)據(jù)生成部，其在所述正常模式下反轉(zhuǎn)所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)而生成所述內(nèi)部數(shù)據(jù)，并且在所述HVS測試模式下控制所述內(nèi)部數(shù)據(jù)以使得所述內(nèi)部數(shù)據(jù)具有所述接地電壓。
4. 根據(jù)權(quán)利要求3所述的高電壓應(yīng)力測試電路，其中所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)生成部包括用于在所述正常模式下反轉(zhuǎn)所述輸入數(shù)據(jù)而生成所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的第一三態(tài)反相器，以及用于在所述HVS 測試模式下控制所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)以使得所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有所述接地電壓的第一晶體管；并且所述內(nèi)部數(shù)據(jù)生成部包括用于在所述正常模式下反轉(zhuǎn)所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)而生成所述內(nèi)部數(shù)據(jù)的第二三態(tài)反相器，以及用于在所述HVS測試模式下控制所述內(nèi)部數(shù)據(jù)以使得所述內(nèi)部數(shù)據(jù)具有所述接地電壓的第二晶體管。
5. 根據(jù)權(quán)利要求2所述的高電壓應(yīng)力測試電路，其中所述電平移位器包括電源端子，通過該電源端子施加所述高電源電壓；接地端子，通過該接地端子施加所述接地電壓；輸出端子，其用于輸出所述數(shù)字?jǐn)?shù)據(jù)；反轉(zhuǎn)輸出端子，其用于提供所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)；輸出上拉單元，其布置在所述電源端子和所述輸出端子之間，所述輸出上拉單元被配置為在所述正常模式下，響應(yīng)于所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù) 的上拉，將所述數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓；并且所述輸出上拉單元被配置為在所述高電壓應(yīng)力測試模式下，上拉所述數(shù)字?jǐn)?shù)據(jù)，而與所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)的邏輯狀態(tài)無關(guān)；反轉(zhuǎn)輸出上拉單元，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間，所述反轉(zhuǎn)輸出上拉單元被配置為在所述正常模式下，響應(yīng)于所述數(shù)字?jǐn)?shù)據(jù)的下拉，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓；并且所述反轉(zhuǎn)輸出上拉單元被配置為在所述高電壓應(yīng)力測試模式下，上拉所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)，而與所述數(shù)字?jǐn)?shù)據(jù)的邏輯狀態(tài)無關(guān)；輸出下拉單元，其布置在所述接地端子和所述輸出端子之間，所述輸出下拉單元被配置為響應(yīng)于反轉(zhuǎn)后的輸入數(shù)據(jù)的上拉，將所述數(shù)字數(shù)據(jù)下拉到所述接地電壓；以及反轉(zhuǎn)輸出下拉單元，其布置在所述接地端子和所述反轉(zhuǎn)輸出端子之間，所述反轉(zhuǎn)輸出下拉單元被配置為響應(yīng)于所述輸入數(shù)據(jù)的上拉，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)下拉到所述接地電壓。
6.根據(jù)權(quán)利要求5所述的高電壓應(yīng)力測試電路，其中所述輸出上拉單元包括第一PMOS晶體管，其布置在所述電源端子和所述輸出端子之間，并且被配置為由所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)選通；第二PMOS晶體管，其布置在所述電源端子和所述輸出端子之間并與所述第一PMOS晶體管電串聯(lián)，并且被配置為響應(yīng)于在所述HVS測試模式下激活的測試模式信號(hào)而截止；以及第三PMOS晶體管，其布置在所述電源端子和所述輸出端子之間并與所述第一PMOS晶體管以及所述第二PMOS晶體管電并聯(lián)，并且被配置為響應(yīng)于所述測試模式信號(hào)的激活而導(dǎo)通，并將所述數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓，并且所述反轉(zhuǎn)輸出上拉單元包括第四PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間，并且被配置為由所述數(shù)字?jǐn)?shù)據(jù)選通；第五PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間并與所述第四PMOS晶體管電串聯(lián)，并且被配置為響應(yīng)于所述測試模式信號(hào)而截止；以及第六PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間并與所述第四PMOS晶體管以及所述第五PMOS晶體管電并聯(lián)，并且被配置為響應(yīng)于所述測試模式信號(hào)的激活而導(dǎo)通，并將所述反轉(zhuǎn)數(shù)字?jǐn)?shù) 據(jù)上拉到所述高電源電壓。
7.根據(jù)權(quán)利要求2所述的高電壓應(yīng)力測試電路，其中，所述電平移位器包括電源端子，通過該電源端子施加所述高電源電壓；接地端子，通過該接地端子施加所述接地電壓；輸出端子，其用于輸出所述數(shù)字?jǐn)?shù)據(jù)；反轉(zhuǎn)輸出端子，其用于提供所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)；輸出上拉單元，其布置在所述電源端子和所述輸出端子之間，所述輸出上拉單元被配置為在所述正常模式下，響應(yīng)于所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù) 的上拉，將所述數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓；并且所述輸出上拉單元被配置為在所述HVS測試模式下，斷開所述輸出端子和所述電源端子之間的電連接，而與所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)的邏輯狀態(tài)無關(guān)；反轉(zhuǎn)輸出上拉單元，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間，所述反轉(zhuǎn)輸出上拉單元被配置為在所述正常模式下，響應(yīng)于所述數(shù)字?jǐn)?shù)據(jù)的下拉，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓，并且被配置為在所述HVS測試模式下，斷開所述反轉(zhuǎn)輸出端子和所述電源端子之間的電連接，而與所述數(shù)字?jǐn)?shù)據(jù)的邏輯狀態(tài)無關(guān)；輸出下拉單元，其布置在所述接地端子和所述輸出端子之間，所述輸出下拉單元被配置為在所述正常模式下，響應(yīng)于所述反轉(zhuǎn)內(nèi)部數(shù)據(jù) 的上拉，將所述數(shù)字?jǐn)?shù)據(jù)下拉到所述接地電壓；并且所述輸出下拉單元被配置為在所述HVS測試模式下，下拉所述數(shù)字?jǐn)?shù)據(jù)，而與所述反轉(zhuǎn) 內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)；以及反轉(zhuǎn)輸出下拉單元，其布置在所述接地端子和所述反轉(zhuǎn)輸出端子之間，所述反轉(zhuǎn)輸出下拉單元被配置為在所述正常模式下，響應(yīng)于所述內(nèi)部數(shù)據(jù)的上拉，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)下拉到所述接地電壓；并且所述反轉(zhuǎn)輸出下拉單元被配置為在所述HVS測試模式下，下拉所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)，而與所述內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
8. 根據(jù)權(quán)利要求7所述的高電壓應(yīng)力測試電路，其中所述輸出上拉單元包括第一PMOS晶體管，其布置在所述電源端子和所述輸出端子之間，并且被配置為由所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)選通；以及第二PMOS晶體管，其布置在所述電源端子和所述輸出端子之間并與所述第一PMOS晶體管電串聯(lián)，并且被配置為響應(yīng)于在所述HVS測試模式下激活的測試模式信號(hào)而截止；所述反轉(zhuǎn)輸出上拉單元包括第三PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間，并且被配置為由所述數(shù)字?jǐn)?shù)據(jù)選通；以及第四PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間并與所述第三PMOS晶體管電串聯(lián)，并且被配置為響應(yīng)于所述測試模式信號(hào)而截止；所述輸出下拉單元包括第一NMOS晶體管，其布置在所述接地端子和所述輸出端子之間，并且被配置為由所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)選通；以及第二NMOS晶體管，其布置在所述接地端子和所述輸出端子之間并與所述第一NMOS晶體管電并聯(lián)，并且被配置為響應(yīng)于測試模式信號(hào)，將所述數(shù)字?jǐn)?shù)據(jù)下拉到所述接地電壓，并且所述反轉(zhuǎn)輸出下拉單元包括-第三NMOS晶體管，其布置在所述接地端子和所述反轉(zhuǎn)輸出端子之間，并且被配置為由所述內(nèi)部數(shù)據(jù)選通；以及第四NMOS晶體管，其布置在所述接地端子和所述反轉(zhuǎn)輸出端子之間并與所述第三NMOS晶體管電并聯(lián)，并且被配置為響應(yīng)于所述測試模式信號(hào)，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)下拉到所述接地電壓。
9. 根據(jù)權(quán)利要求7所述的高電壓應(yīng)力測試電路，其中所述輸出上拉單元包括第一PMOS晶體管，其布置在所述電源端子和所述輸出端子之間，并且被配置為由所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)選通；以及第二PMOS晶體管，其布置在所述電源端子和所述輸出端子之間并與所述第一PMOS晶體管電串聯(lián)，并且被配置為響應(yīng)于在所述HVS測試模式下激活的測試模式信號(hào)而截止；所述反轉(zhuǎn)輸出上拉單元包括-第三PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間，并且被配置為由所述數(shù)字?jǐn)?shù)據(jù)選通；以及第四PMOS晶體管，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間并與所述第三PMOS晶體管電串聯(lián)，并且被配置為響應(yīng)于所述測試模式信號(hào)而截止。
10. —種高電壓應(yīng)力測試電路，該高電壓應(yīng)力測試電路包括-內(nèi)部數(shù)據(jù)生成單元，其使用低電源電壓作為上拉電壓來生成內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并且用于生成上拉電壓被電平移位至高電源電壓的數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)，其中，在正常模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，并且所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有對(duì)應(yīng)于所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)，并且在高電壓應(yīng)力測試模式下，所述內(nèi)部數(shù)據(jù)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)被控制為使得它們具有所述低電源電壓，而與所述輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)；并且所述數(shù)字?jǐn)?shù)據(jù)和所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有所述接地電壓，而與所述內(nèi)部數(shù)據(jù)的邏輯狀態(tài)和所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
11. 根據(jù)權(quán)利要求10所述的高電壓應(yīng)力測試電路，其中所述內(nèi)部數(shù)據(jù)生成單元包括第一邏輯和部，在所述正常模式下，所述第一邏輯和部基于所述輸入數(shù)據(jù)生成所述內(nèi)部數(shù)據(jù)；而在所述高電壓應(yīng)力測試模式下，所述第一邏輯和部對(duì)所述內(nèi)部數(shù)據(jù)進(jìn)行控制，以使得所述內(nèi)部數(shù)據(jù)具有所述低電源電壓；反相器，其用于反轉(zhuǎn)所述第一邏輯和部的輸出；以及第二邏輯和部，在所述正常模式下，所述第二邏輯和部基于所述反相器的輸出而生成所述反轉(zhuǎn)內(nèi)部數(shù)據(jù)；而在所述高電壓應(yīng)力測試模式下，所述第二邏輯和部對(duì)所述內(nèi)部數(shù)據(jù)進(jìn)行控制，以使得所述內(nèi)部數(shù)據(jù)具有所述低電源電壓。
12.根據(jù)權(quán)利要求10所述的高電壓應(yīng)力測試電路，其中所述電平移位器包括電源端子，通過該電源端子施加所述高電源電壓；接地端子，通過該接地端子施加所述接地電壓；輸出端子，其用于輸出所述數(shù)字?jǐn)?shù)據(jù)；反轉(zhuǎn)輸出端子，其用于提供所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)；輸出上拉單元，其布置在所述電源端子和所述輸出端子之間，所述輸出上拉單元被配置為在所述正常模式下，響應(yīng)于所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù) 的上拉，將所述數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓；并且所述輸出上拉單元被配置為在所述高電壓應(yīng)力測試模式下，斷開所述輸出端子和所述電源端子之間的電連接，而與所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)的邏輯狀態(tài)無關(guān)；反轉(zhuǎn)輸出上拉單元，其布置在所述電源端子和所述反轉(zhuǎn)輸出端子之間，所述反轉(zhuǎn)輸出上拉單元被配置為在所述正常模式下，響應(yīng)于所述數(shù)字?jǐn)?shù)據(jù)的下拉，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)上拉到所述高電源電壓；并且所述反轉(zhuǎn)輸出上拉單元被配置為在所述高電壓應(yīng)力測試模式下，斷開所述反轉(zhuǎn)輸出端子和所述電源端子之間的電連接，而與所述數(shù)字?jǐn)?shù)據(jù)的邏輯狀態(tài)無關(guān)；輸出下拉單元，其布置在所述接地端子和所述輸出端子之間，所述輸出下拉單元被配置為響應(yīng)于所述反轉(zhuǎn)輸入數(shù)據(jù)的上拉，將所述數(shù)字數(shù)據(jù)下拉到所述接地電壓；以及反轉(zhuǎn)輸出下拉單元，其布置在所述接地端子和所述反轉(zhuǎn)輸出端子之間，所述反轉(zhuǎn)輸出下拉單元被配置為響應(yīng)于所述輸入數(shù)據(jù)的上拉，將所述反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)下拉到所述接地電壓。
全文摘要
本發(fā)明涉及高電壓應(yīng)力測試電路。一種高電壓應(yīng)力測試電路，包括內(nèi)部數(shù)據(jù)生成單元，其用于生成內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)；以及電平移位器，其用于接收內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)，并生成數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)。在正常模式下，內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有對(duì)應(yīng)于輸入數(shù)據(jù)的邏輯狀態(tài)，而數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有對(duì)應(yīng)于內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)。在高電壓應(yīng)力測試模式下，內(nèi)部數(shù)據(jù)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)具有預(yù)定的邏輯狀態(tài)，而與輸入數(shù)據(jù)的邏輯狀態(tài)無關(guān)；并且數(shù)字?jǐn)?shù)據(jù)和反轉(zhuǎn)數(shù)字?jǐn)?shù)據(jù)具有預(yù)定的邏輯狀態(tài)，而與內(nèi)部數(shù)據(jù)的邏輯狀態(tài)和反轉(zhuǎn)內(nèi)部數(shù)據(jù)的邏輯狀態(tài)無關(guān)。
文檔編號(hào)H01L21/66GK101488467SQ20081018566
公開日2009年7月22日申請(qǐng)日期2008年12月19日優(yōu)先權(quán)日2008年1月14日
發(fā)明者全龍?jiān)?申請(qǐng)人:(株)提爾愛

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