專利名稱：保護(hù)雙極性晶體管電路的間隙壁制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路(IC)制造方法，具體地說，是一種保護(hù)雙極 性晶體管電路的間隙壁制造方法。
背景技術(shù)：
在電流互補(bǔ)式金氧半導(dǎo)體(CMOS)制造技術(shù)中，間隙壁制程(spacer process)是解決MOS晶體管上熱載子效應(yīng)的常用手段，然而，這個制程卻 對位于同一塊硅基板上的雙極性晶體管(BJT)造成嚴(yán)重的接面漏電流。
典型的間隙壁制程是首先在一具有閘極電極10的硅基板14上全面地 沉積一間隙壁材料層12，例如四乙氧基硅烷(Tetra-Ethyl-Ortho-Silicate; TEOS)，如圖1所示，圖1為已知間隙壁制程的一示意圖；然后以干蝕刻 制程蝕刻間隙壁材料層12;最后留下如圖2的間隙壁16，圖2為已知間 隙壁制程的另一示意圖。已知間隙壁制程會將干蝕刻的時間拉長，以確保 閘極電路10以及硅基板表面18上的間隙壁材料能被蝕刻干凈，但干蝕刻 對TEOS 12和硅基板14的選擇比很差，往往在蝕刻TEOS 12的同時損壞 硅基板表面18。
圖3為已知間隙壁制程對BJT造成損傷的示意圖，當(dāng)前述間隙壁制程 造成的硅基板表面損壞出現(xiàn)在BJT 28的p-n接面時，例如在BJT 28的發(fā) 射極24與基極22，或者集電極20與基極22之間造成缺損25時，便會在 這些接面造成接面漏電流。由于提供給BJT的基極電流一般僅有數(shù)u A，而表面缺損造成的接面漏電流通常也可達(dá)到u A的等級，使得BJT 28的電 流增益e變得很低。
因此已知的間隙壁制程存在著上述種種不便和問題。

發(fā)明內(nèi)容
本發(fā)明的目的，在于提出一種保護(hù)雙極性晶體管電路的間隙壁制造方法。
為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)解決方案是
一種保護(hù)雙極性晶體管電路的間隙壁制造方法，所述雙極性晶體管電 路與一MOS晶體管的閘極電路在同一基板上，其特征在于包括下列步驟 第一步驟沉積一間隙壁材料層在所述基板上；
第二步驟干蝕刻所述間隙壁材料層至留下具有一預(yù)設(shè)厚度的薄層； 第三步驟濕蝕刻所述薄層至露出所述雙極性晶體管電路。 本發(fā)明的保護(hù)雙極性晶體管電路的間隙壁制造方法還可以采用以下
的技術(shù)措施來進(jìn)一步實(shí)現(xiàn)。
前述的保護(hù)雙極性晶體管電路的間隙壁制造方法，其中所述沉積一間
隙壁材料層在所述基板上的步驟包括沉積TEOS。
前述的保護(hù)雙極性晶體管電路的間隙壁制造方法，其中所述濕蝕刻所
述薄層的步驟包括提供氫氟酸。
采用上述技術(shù)方案后，本發(fā)明的保護(hù)雙極性晶體管電路的間隙壁制造
方法具有以下優(yōu)點(diǎn)
1. 在去除多余間隙壁材料的同時兼顧硅基板表面的完整。
2. 改善接面漏電流。3.提高BJT的電流增益e 。


圖1為己知間隙壁制程的一示意圖2為已知間隙壁制程的另一示意圖3為已知間隙壁制程對BJT造成損傷的示意圖4為本發(fā)明實(shí)施例的一結(jié)構(gòu)示意圖5為本發(fā)明實(shí)施例的另一結(jié)構(gòu)示意圖6為本發(fā)明實(shí)施例的又一結(jié)構(gòu)示意圖7為本發(fā)明實(shí)施例的再一結(jié)構(gòu)示意圖。
具體實(shí)施例方式
以下結(jié)合實(shí)施例及其附圖對本發(fā)明作更進(jìn)一步說明。 現(xiàn)請參閱圖4 圖7，圖4為本發(fā)明實(shí)施例的一結(jié)構(gòu)示意圖，圖5為 本發(fā)明實(shí)施例的另一結(jié)構(gòu)示意圖，圖6為本發(fā)明實(shí)施例的又一結(jié)構(gòu)示意圖， 圖7為本發(fā)明實(shí)施例的再一結(jié)構(gòu)示意圖。如圖所示，所述硅基板30上具 有BJT的集電極38和基極36，以及MOS晶體管的閘極34，在所述間隙 壁材料層32沉積于硅基板30的表面后，先以電漿或帶電粒子對間隙壁材 料層32做等向性的干蝕刻。如圖5所示，所述間隙壁材料層32被干蝕刻 到剩下薄層40時，停止干蝕刻，改以濕蝕刻去除薄層40，如圖6所示， 由于濕蝕刻具有良好的選擇比，因此在去除薄層40并形成間隙壁42的同 時，不損傷硅基板30的表面，因而改善基-發(fā)射極或集-基極間的接面漏電 流。所述間隙壁42形成后，再對硅基板進(jìn)行離子滲雜等步驟，如圖7所源極的N滲雜區(qū)域 46，以及BJT的射級44。
本發(fā)明的實(shí)施例使用的間隙壁材料為TEOS，并以氫氟酸(FH)進(jìn)行濕 蝕刻，在其它實(shí)施例中，所述間隙壁材料可以是光阻，并根據(jù)間隙壁材料 選擇適合的濕蝕刻材料。
以上實(shí)施例僅供說明本發(fā)明之用，而非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng) 域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以作出各種 變換或變化。因此，所有等同的技術(shù)方案也應(yīng)該屬于本發(fā)明的范疇，應(yīng)由 各權(quán)利要求限定。
組件符號說明
10閘極電極
12間隙壁材料層
14 硅基板
16間隙壁
18硅基板表面
20集電極
22基極
24發(fā)射極
25缺損
28BJT
30硅基板
32間隙壁材料層34 閘極
36 基極
38 集電極
40 薄層
42 間隙壁
44 發(fā)射極
46 N滲雜區(qū)域
權(quán)利要求
1.一種保護(hù)雙極性晶體管電路的間隙壁制造方法，所述雙極性晶體管電路與一MOS晶體管的閘極電路在同一基板上，其特征在于包括下列步驟第一步驟沉積一間隙壁材料層在所述基板上；第二步驟干蝕刻所述間隙壁材料層至留下具有一預(yù)設(shè)厚度的薄層；第三步驟濕蝕刻所述薄層至露出所述雙極性晶體管電路。
2. 如權(quán)利要求1所述的間隙壁制造方法，其特征在于，所述沉積一 間隙壁材料層在所述基板上的步驟包括沉積TEOS。
3. 如權(quán)利要求1所述的間隙壁制造方法，其特征在于，所述濕蝕刻 所述薄層的步驟包括提供氫氟酸。
全文摘要
一種保護(hù)雙極性晶體管電路的間隙壁制造方法，所述雙極性晶體管電路與一MOS晶體管的閘極電路在同一基板上，其特征在于包括下列步驟第一步驟沉積一間隙壁材料層在所述基板上；第二步驟干蝕刻所述間隙壁材料層至留下具有一預(yù)設(shè)厚度的薄層；第三步驟濕蝕刻所述薄層至露出所述雙極性晶體管電路。本發(fā)明的保護(hù)雙極性晶體管電路的間隙壁制造方法具有在去除多余間隙壁材料的同時兼顧硅基板表面的完整，改善接面漏電流和提高BJT的電流增益β的優(yōu)點(diǎn)。
文檔編號H01L21/8249GK101635279SQ200810145560
公開日2010年1月27日 申請日期2008年7月25日 優(yōu)先權(quán)日2008年7月25日
發(fā)明者劉景萌, 蘇宏德, 詹前陵 申請人:立锜科技股份有限公司