數(shù)據(jù)電路的制作方法
【專利摘要】本發(fā)明提供一種電路，包括第一數(shù)據(jù)線、與第一數(shù)據(jù)線耦合的多個第一存儲器單元以及與第一數(shù)據(jù)線耦合的數(shù)據(jù)傳輸電路。數(shù)據(jù)傳輸電路包括輸出邏輯門。數(shù)據(jù)傳輸電路配置為：在多個第一存儲器單元處于待機模式的第一工作模式中，設(shè)置輸出邏輯門的輸出節(jié)點以沒有通過輸出邏輯門與參考電壓和電源電壓電耦合。數(shù)據(jù)傳輸電路配置為：在選擇多個第一存儲器單元中的存儲器單元以用于讀取的第二工作模式中，設(shè)置輸出邏輯門的輸出節(jié)點以通過輸出邏輯門與參考電壓或與電源電壓電耦合。本發(fā)明還提供了數(shù)據(jù)電路。
【專利說明】數(shù)據(jù)電路
[0001 ]優(yōu)先權(quán)聲明
[0002]本申請是于2013年3月8日提交的第13/791,258號美國申請的部分繼續(xù)申請，其全部內(nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及數(shù)據(jù)電路。
【背景技術(shù)】
[0004]在與靜態(tài)隨機存取存儲器(SRAM)單元相關(guān)的方法中，存儲器單元的讀端口生成高泄漏電流。例如，在最差的制造工藝、電壓和溫度條件下，72千字節(jié)(Kbit，又稱為千比特)宏生成大約9mA的泄漏電流。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的方面，提供了一種電路，包括:第一數(shù)據(jù)線；多個第一存儲器單元，與所述第一數(shù)據(jù)線耦合；以及數(shù)據(jù)傳輸電路，與所述第一數(shù)據(jù)線耦合，所述數(shù)據(jù)傳輸電路包括輸出邏輯門，所述數(shù)據(jù)傳輸電路配置為:在所述電路的第一工作模式中，其中，所述多個第一存儲器單元處于待機模式，將所述第一數(shù)據(jù)線設(shè)置為浮置并且具有朝向參考電壓的與所述第一數(shù)據(jù)線相關(guān)的第一組泄漏路徑，并且使得所述第一數(shù)據(jù)線通過所述第一組泄漏路徑中的一條或多條被拉向所述參考電壓，并且設(shè)置所述輸出邏輯門的輸出節(jié)點以沒有通過所述輸出邏輯門與所述參考電壓電耦合并且沒有通過所述輸出邏輯門與電源電壓電耦合;和在所述電路的第二工作模式中，其中，選擇所述多個第一存儲器單元中的存儲器單元以用于讀取，設(shè)置所述第一數(shù)據(jù)線的電壓電平以反映存儲在所述多個第一存儲器單元的存儲器單元中的數(shù)據(jù)，并且設(shè)置所述輸出邏輯門的輸出節(jié)點，以基于所述第一數(shù)據(jù)線的電壓電平通過所述輸出邏輯門與所述參考電壓電耦合或通過所述輸出邏輯門與所述電源電壓電耦合。
[0006]該電路還包括:第二數(shù)據(jù)線；第一晶體管，與所述第二數(shù)據(jù)線耦合，所述第一晶體管的柵極與所述輸出邏輯門的輸出節(jié)點耦合；以及第二晶體管，與所述第一晶體管的柵極耦合并且配置為在所述電路的第一工作模式中使所述第一晶體管截止。
[0007]該電路還包括:第三數(shù)據(jù)線，與所述數(shù)據(jù)傳輸電路耦合;多個第二存儲器單元，與所述第三數(shù)據(jù)線耦合;其中，在所述電路的第一工作模式中，所述多個第二存儲器單元處于所述待機模式，所述數(shù)據(jù)傳輸電路配置為，在所述第一工作模式中，將所述第三數(shù)據(jù)線設(shè)置為浮置并且具有朝向所述參考電壓的與所述第三數(shù)據(jù)線相關(guān)的第二組泄漏路徑，并且使得所述第三數(shù)據(jù)線通過所述第二組泄漏路徑中的一條或多條被拉向所述參考電壓。
[0008]該電路還包括:充電電路，與所述第一數(shù)據(jù)線耦合，其中，在所述電路的第一工作模式中，所述充電電路被配置為將充電電壓與所述第一數(shù)據(jù)線電斷開；以及在所述電路的第二工作模式中，所述充電電路被配置為在預定的時間段內(nèi)將所述充電電壓與所述第一數(shù)據(jù)線電連接。
[0009]在該電路中，所述輸出邏輯門為與非門；以及所述數(shù)據(jù)傳輸電路還包括介于所述與非門與所述電源電壓之間的第三晶體管，所述第三晶體管在所述電路的第一工作模式中被配置為截止。
[0010]在該電路中，所述數(shù)據(jù)傳輸電路還包括第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管和第五PMOS晶體管;所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第三PMOS晶體管串聯(lián)耦合;所述第四PMOS晶體管、所述第五PMOS晶體管串聯(lián)耦合；所述第三PMOS晶體管的漏極與所述邏輯門的第一輸入耦合;所述第四PMOS晶體管的漏極與所述邏輯門的第二輸入耦合;所述邏輯門的輸出與所述第三PMOS晶體管的柵極耦合并且與所述第四PMOS晶體管的柵極耦合；以及所述第五PMOS晶體管的源極與所述第一PMOS晶體管的漏極耦合并且與所述第二 PMOS晶體管的源極耦合。
[0011]在該電路中，所述多個存儲器單元的存儲器單元包括儲存單元、第四晶體管和第五晶體管;所述第四晶體管的柵極與所述儲存單元耦合;所述第四晶體管的源極與所述參考電壓耦合;所述第四晶體管的漏極與所述第五晶體管的源極耦合；以及所述第五晶體管的漏極與所述第一數(shù)據(jù)線耦合。
[0012]根據(jù)本發(fā)明的另一方面，提供了一種電路，包括:第一數(shù)據(jù)線；多個第一存儲器單元，與所述第一數(shù)據(jù)線耦合;第二數(shù)據(jù)線；多個第二存儲器單元，與所述第二數(shù)據(jù)線耦合;數(shù)據(jù)傳輸電路，包括輸出邏輯門，所述輸出邏輯門包括:第一輸入，與所述第一數(shù)據(jù)線耦合;第二輸入，與所述第二數(shù)據(jù)線耦合;和輸出；第三數(shù)據(jù)線；以及第一晶體管，包括:柵極，與所述數(shù)據(jù)傳輸電路的輸出邏輯門的輸出耦合;和漏極，與所述第三數(shù)據(jù)線耦合，其中，所述數(shù)據(jù)傳輸電路配置為:在所述電路的第一工作模式中，設(shè)置所述輸出邏輯門的輸出以沒有通過所述輸出邏輯門與所述參考電壓電耦合并且沒有通過所述輸出邏輯門與電源電壓電耦合其中，在所述第一工作模式中所述多個第一存儲器單元和所述多個第二存儲器單元處于待機模式。
[0013]在該電路中，所述數(shù)據(jù)傳輸電路還被配置為:在所述電路的第二工作模式中，設(shè)置所述輸出邏輯門的輸出，以基于所述第一數(shù)據(jù)線的電壓電平和所述第二數(shù)據(jù)線的電壓電平，通過所述輸出邏輯門與所述參考電壓或所述電源電壓電耦合，其中，在所述第二工作模式中選擇所述多個第一存儲器單元中的存儲單元或所述多個第二存儲器單元中的存儲器單元以用于讀取。
[0014]該電路還包括:第二晶體管，與所述第一晶體管的柵極耦合并且配置為在所述電路的第一工作模式中使所述第一晶體管截止。
[0015]該電路還包括:第一充電電路，與所述第一數(shù)據(jù)線耦合；以及第二充電電路，與所述第二數(shù)據(jù)線耦合。
[0016]在該電路中，所述邏輯門為與非門；以及所述數(shù)據(jù)傳輸電路還包括介于所述與非門與所述電源電壓之間的第三晶體管，在所述電路的第一工作模式中，所述第三晶體管被配置為截止。
[0017]在該電路中，所述數(shù)據(jù)傳輸電路還包括第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管和第五PMOS晶體管;所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第三PMOS晶體管串聯(lián)耦合;所述第四PMOS晶體管、所述第五PMOS晶體管串聯(lián)耦合；所述第三PMOS晶體管的漏極與所述邏輯門的第一輸入耦合;所述第四PMOS晶體管的漏極與所述邏輯門的第二輸入耦合;所述邏輯門的輸出與所述第三PMOS晶體管的柵極耦合并且與所述第四PMOS晶體管的柵極耦合；以及所述第五PMOS晶體管的源極與所述第一PMOS晶體管的漏極耦合并且與所述第二 PMOS晶體管的源極耦合。
[0018]在該電路中，所述多個第一存儲器單元的或所述多個第二存儲器單元的存儲器單元包括儲存單元、第四晶體管和第五晶體管;所述第四晶體管的柵極與所述儲存單元耦合；所述第四晶體管的源極與所述參考電壓耦合;所述第四晶體管的漏極與所述第五晶體管的源極耦合;以及所述第五晶體管的漏極與所述第一數(shù)據(jù)線或所述第二數(shù)據(jù)線耦合。
[0019]在該電路中，所述數(shù)據(jù)傳輸電路配置為:在所述電路的第一工作模式中，將所述第一數(shù)據(jù)線設(shè)置為浮置并且具有朝向參考電壓的與所述第一數(shù)據(jù)線相關(guān)的第一組泄漏路徑，并且使得所述第一數(shù)據(jù)線通過所述第一組泄漏路徑中的一條或多條被拉向所述參考電壓，并且將所述第二數(shù)據(jù)線設(shè)置為浮置并且具有朝向參考電壓的與所述第二數(shù)據(jù)線相關(guān)的第二組泄漏路徑，并且使得所述第二數(shù)據(jù)線通過所述第二組泄漏路徑中的一條或多條被拉向所述參考電壓，并且在所述電路的第二工作模式中，其中，選擇所述多個第一存儲器單元中的存儲器單元以用于讀取，設(shè)置所述第一數(shù)據(jù)線的電壓電平以反映存儲在所述多個存儲器單元的存儲器單元中的數(shù)據(jù)，并且設(shè)置所述輸出邏輯門的輸出節(jié)點，以基于所述第一數(shù)據(jù)線的電壓電平通過所述輸出邏輯門與所述參考電壓或與所述電源電壓電耦合。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:在電路的第一工作模式中，其中，所述電路還包括第一數(shù)據(jù)線和與所述第一數(shù)據(jù)線耦合的數(shù)據(jù)傳輸電路，所述第一數(shù)據(jù)線與所述多個存儲器單元耦合，并且所述數(shù)據(jù)傳輸電路包括輸出邏輯門，其中在所述第一工作模式中所述電路的多個存儲器單元處于待機模式，將所述第一數(shù)據(jù)線設(shè)置為浮置并且具有朝向參考電壓的與所述第一數(shù)據(jù)線相關(guān)的一組泄漏路徑;通過所述一組泄漏路徑中的一條或多條將所述第一數(shù)據(jù)線拉向所述參考電壓;和設(shè)置所述數(shù)據(jù)傳輸電路的輸出邏輯門的輸出節(jié)點，以沒有通過所述輸出邏輯門與所述參考電壓電耦合并且沒有通過所述輸出邏輯門與電源電壓電耦合；以及在所述電路的第二工作模式中，其中，選擇所述多個存儲器單元中的存儲器單元以用于讀取，設(shè)置所述第一數(shù)據(jù)線的電壓電平以反映存儲在所述多個第一存儲器單元的存儲器單元中的數(shù)據(jù)，并且設(shè)置所述輸出邏輯門的輸出節(jié)點，以基于所述第一數(shù)據(jù)線的電壓電平通過所述輸出邏輯門與所述參考電壓電耦合或通過所述輸出邏輯門與所述電源電壓電耦合。
[0021]在該方法中，所述電路還包括:第二數(shù)據(jù)線;第一晶體管，與所述第二數(shù)據(jù)線耦合，所述第一晶體管的柵極與所述輸出邏輯門的輸出節(jié)點耦合;和第二晶體管，與所述第一晶體管的柵極耦合；以及所述方法還包括:在所述電路的第一工作模式中，設(shè)置所述第二晶體管以使所述第一晶體管截止。
[0022]在該方法中，所述第一晶體管是耦合在所述第二數(shù)據(jù)線與所述參考電壓之間的NMOS晶體管;所述第二晶體管是耦合在所述第一晶體管的柵極與所述參考電壓之間的NMOS晶體管;在所述電路的第一工作模式中，通過使所述第二晶體管導通來執(zhí)行設(shè)置所述第二晶體管以使所述第一晶體管截止；以及所述方法還包括:在所述電路的第二工作模式中，使所述第二晶體管截止。
[0023]在該方法中，所述電路還包括:充電電路，與所述第一數(shù)據(jù)線耦合；以及所述方法還包括:在所述電路的第一工作模式中，設(shè)置所述充電電路以將充電電壓與所述第一數(shù)據(jù)線電斷開;和在所述電路的第二工作模式中，設(shè)置所述充電電路以在預定的時間段內(nèi)將所述充電電壓與所述第一數(shù)據(jù)線電連接。
[0024]在該方法中，所述輸出邏輯門為與非門；所述數(shù)據(jù)傳輸電路還包括介于所述與非門與所述電源電壓之間的第三晶體管；以及所述方法還包括:在所述電路的第一工作模式中，使所述第三晶體管截止。
【附圖說明】
[0025]結(jié)合附圖和以下描述來闡述本發(fā)明的一個或多個實施例的具體細節(jié)。其他特征和優(yōu)勢將通過說明書、附圖和權(quán)利要求變得顯而易見。
[0026]圖1是根據(jù)一些實施例的存儲器宏的示圖。
[0027]圖2是根據(jù)一些實施例的存儲器單元的示圖。
[0028]圖3是根據(jù)一些實施例的用于將數(shù)據(jù)從存儲器單元傳輸至全局輸入輸出電路的電路示圖。
[0029]圖4A是根據(jù)一些實施例的用于將數(shù)據(jù)從存儲器單元傳輸至全局位線的示例性電路的示圖。
[0030]圖4B是根據(jù)一些實施例的用于將數(shù)據(jù)從存儲器單元傳輸至全局位線的另一示例性電路的不圖。
[0031]圖5是根據(jù)一些實施例的圖4A或圖4B中的電路各個信號的波形圖。
[0032]在各個圖中相同的參考標號用于代表相同的元件。
【具體實施方式】
[0033]以下使用具體的語言公開附圖中所示出的實施例或示例。然而應該理解，這些實施例和示例不是用于限定。所公開的實施例中的任何變化和改變，以及本發(fā)明所公開的原理的任何進一步應用都是預期的，因為本領(lǐng)域的普通技術(shù)人員通常會想到這種情況。
[0034]—些實施例具有下文中的特征和/或優(yōu)點中的一個或組合。數(shù)字傳輸電路用于傳輸來自存儲器單元的數(shù)據(jù)。與另一方法相比，顯著降低了本發(fā)明的一些實施例中的待機泄露電流。例如，在72千字節(jié)宏中，在生成快速N晶體管和快速P晶體管的制造工藝、1250C和通常110 %的操作電源電壓VDD的條件下，待機泄漏電流減少了大約60 %。
[0035]存儲器宏
[0036]圖1是根據(jù)一些實施例的存儲器宏100的示圖。存儲器宏100是靜態(tài)隨機存取存儲器(SRAM)宏，并且用于說明。其他類型的存儲器在各個實施例的范圍內(nèi)。
[0037]存儲器宏100是對稱的。例如，關(guān)于解碼器X-Decode、局部控制電路(LCTRL)或全局控制電路(GCTRL)，存儲器宏100的左側(cè)的電路元件與存儲器宏100的右側(cè)的電路元件類似。又例如，存儲器宏100包括兩個存儲器陣列。一個存儲器陣列位于存儲器宏100的左側(cè)，一個存儲器陣列位于存儲器宏100的右側(cè)。為了說明，存儲器宏100的左側(cè)的一個存儲器陣列被標注為存儲器陣列138，該存儲器陣列具有寬度X和高度Y。
[0038]存儲器陣列138包括多個存儲段(memory segment)。為了說明，示出了存儲器宏100的左側(cè)的存儲器陣列的兩個存儲段SEGl和SEG2。其他數(shù)量的存儲段在本發(fā)明的預期范圍內(nèi)。
[0039]每一個存儲段都包括兩個存儲器組。例如，存儲段SEGl包括兩個存儲器組MEMBKl和MEMBK2，并且存儲段SEG2包括兩個存儲器組MEMBK3和MEMBK4。為了說明，僅標注了存儲段SEGl和SEG2 ο未標注包括存儲器組MEMBK5、MEMBK6、MEMBK7和MEMBK8的存儲段。
[0040]在存儲段中，兩個存儲器組共用局部輸入輸出電路(L1)的行。例如，存儲器組MEMBKl和存儲器組MEMBK2共用一行L1 L1l。存儲器組MEMBK3和存儲器組MEMBK4共用一行L1 L102。存儲器組MEMBK5和存儲器組MEMBK6共用一行L1 L103 ；并且存儲器組MEMBK7和存儲器組MEMBK8共用一行L1 L104。
[0041]存儲器組中的存儲器單元布置為行和列。結(jié)果，存儲段中和存儲器陣列中的存儲器單元也布置為行和列。下文參考圖2描述存儲器單元，并且標注為MEMCELL。存儲段的不同的配置在本發(fā)明的預期范圍內(nèi)。
[0042]局部控制LCTRL控制對應的L10。
[0043]全局輸入輸出電路(G1)G1l和G102用于在對應的存儲器陣列中的存儲器單元與存儲器宏100外部的其他電路之間傳輸數(shù)據(jù)。
[0044]全局控制GCTRL提供用于存儲器宏100的行尋址、列尋址、預編碼、時鐘和其他信號。全局控制GCTRL還控制存儲器陣列中的存儲器單元與存儲器宏100外部的電路之間的數(shù)據(jù)傳輸。
[0045]存儲器單元
[0046]圖2是根據(jù)一些實施例的電路200的示圖。電路200包括與讀字線RWL和讀位線RBL耦合的存儲器單元MEMCELL。讀位線RBL也稱為局部讀位線，該局部位線與圖3中示出的全局讀位線GBLl不同。因為如下文所闡釋的，讀位線RBL承載存儲在存儲器單元MEMCELL中的數(shù)據(jù)，所以讀位線RBL還稱為數(shù)據(jù)線。
[0047]存儲器單元MEMCELL包括儲存單元STRG和讀端口，讀端口包括兩個N型金屬氧化物半導體(NMOS)晶體管N21和N22。在一些實施例中，儲存單元STRG包括本領(lǐng)域已知的六晶體管(6T)單元。其他類型的儲存單元在本發(fā)明的預期范圍內(nèi)。
[0048]晶體管N21的柵極接收來自儲存單元STRG的數(shù)據(jù)。在一些實施例中，晶體管N21的源極接收電源參考電壓VSS，其為接地參考電壓。晶體管N21的漏極與晶體管N22的源極親合。晶體管N22的柵極與讀字線RWL耦合。在一些實施例中，讀字線RWL與存儲器組的存儲器單元MEMCELL的行中的每一個晶體管N22的各自柵極都耦合。晶體管N22的漏極與讀位線RBL耦合。在一些實施例中，讀位線RBL與存儲器組的存儲器單元MEMCELL的列中的每一個晶體管N22的各自漏極耦合。
[0049]當存儲器單元MEMCELL用于讀操作時，檢測的讀位線RBL上的邏輯值表示存儲在存儲器MEMCELL中的邏輯數(shù)據(jù)。預充電是指在讀操作或?qū)懖僮髦斑M行充電。在一些實施例中，在讀操作中，讀位線RBL利用高邏輯值進行預充電。此外，利用高邏輯值來激活讀字線RWL。結(jié)果，晶體管N22導通。在一些實施例中，當儲存單元STRG存儲高邏輯值時，儲存單元STRG向晶體管N21的柵極提供低邏輯值。因此，晶體管N21截止，并且晶體管N21和N22用作開路。因此，讀位線RBL仍處于預充電的高邏輯值。換句話說，讀位線RBL上的高邏輯值對應于存儲在儲存單元STRG中的高邏輯值。
[0050]相反地，當儲存單元STRG存儲低邏輯值時，儲存單元STRG向晶體管N21的柵極提供高邏輯值。結(jié)果，晶體管N21導通。因為晶體管N21和N22導通，所以將讀位線RBL拉至晶體管N21的源極處的電壓VSS或低邏輯值。換句話說，讀位線RBL上的低邏輯值對應于存儲在儲存單元STRG中的數(shù)據(jù)的低邏輯值。在一些實施例中，是通過讀取對應的全局讀位線GBL上的數(shù)據(jù)來讀取局部讀位線RBL上的數(shù)據(jù)并且在下文中將對其進行闡釋。
[0051 ] 在一些實施例中，在待機模式中，諸如圖5中的時間11與時間t2之間，讀字線RWL施加有低邏輯值。結(jié)果，晶體管N22截止。晶體管N21是導通還是截止取決于存儲在儲存單元STRG中的數(shù)據(jù)。此外，在待機模式期間，讀位線RBL浮置。結(jié)果，不管晶體管N21是導通還是截止，泄漏電流ILK都從讀位線RBL通過晶體管N22和N21到達電源節(jié)點，該電源節(jié)點在晶體管N21的源極處供給電壓VSS或接地電壓。結(jié)果，讀位線RBL被拉至晶體管N21的源極處的接地電壓或低邏輯值。只要讀位線RBL處于電壓VSS或接地電平，泄漏電流ILK就為0A。換句話說，沒有泄漏電流。讀位線RBL仍處于低邏輯值，直到讀位線RBL被預充電至高邏輯值以用于接下來的讀操作。有效地，在待機模式期間，除了讀位線RBL處于浮置的第一時間之外，讀位線RBL保持低邏輯值。
[0052]本發(fā)明的各個實施例優(yōu)于其他方法。例如，在其他方法中，在待機模式下，讀位線RBL繼續(xù)為邏輯高電平電平。結(jié)果，泄漏電流繼續(xù)流動。在存儲器宏(諸如存儲器宏100)中具有數(shù)以千計的存儲器單元MEMCELL的情況下，其他方法中的這種泄漏電流是顯著的。相反地，在本發(fā)明的各個實施例中，僅當讀位線RBL處于浮置時，才會產(chǎn)生泄漏電流ILK，并且在讀位線RBL處于接地電平時，泄露電流停止流動。結(jié)果，與其他方法相比，在本發(fā)明的各個實施例中，顯著減少了待機模式中的泄漏電流ILK。例如，在一些實施例中，與其他方法中的待機模式期間讀位線RBL繼續(xù)為高邏輯值的情況相比較，存儲器宏100的所有存儲器單元MEMCELL中的總泄漏電流ILK減少了大約60%。
[0053]存儲器陣列
[0054]圖3是根據(jù)一些實施例的圖1中的存儲器陣列138和G1l的一部分300的示圖。存儲器陣列138包括多個存儲器陣列部分300。
[0055]存儲器陣列部分300包括標注為列Cl至CM的M列，其中M是整數(shù)。為了說明，列Cl至CM被稱為列C。每一列C都包括與多個存儲段相對應的多個局部輸入輸出電路(L1)。為了說明，標注L1 322、324、326和328。在圖3中，存儲器陣列部分300包括兩個存儲段SEGl和SEG2。存儲段SEGl和SEG2中的每一個都包括列C中的對應的L10。例如，如圖示例性地示出的，存儲段SEGl包括列Cl中的L1 322和列CM中的L1 326。類似地，存儲段SEG2包括列Cl中的L1 324和列CM中的L1 328。
[0056]局部輸入輸出電路(L1)與兩條局部讀位線RBL和全局讀位線GBL耦合。因為L1用于將存儲在存儲器單元MEMCELL中的數(shù)據(jù)傳輸至對應的全局讀位線GBL，所以L1還被稱為數(shù)據(jù)電路。為了說明，在圖3中，列Cl中的L1 322與兩條局部讀位線RBLUl和RBLU2以及全局讀位線GBLl耦合。與L1 322或其他L1耦合的其他數(shù)量的局部讀位線在本發(fā)明的預期范圍內(nèi)。每一條局部讀位線RBL都與多個存儲器單元MEMCELL耦合。為了說明，標注了要被讀取的一個存儲器單元MEMCELL1。存儲器單元MEMCELL1與讀位線RBLUl耦合，并且讀位線RBLUl轉(zhuǎn)而與L1 322耦合。以上參考圖2描述了存儲器單元MEMCELL1與局部讀位線RBLUl之間的電路連接。
[0057]與對應的讀位線RBL耦合的存儲器單元MEMCELL屬于對應的存儲段。例如，參考列Cl，與存儲段SEGl讀位線RBLUl耦合的存儲器單元MEMCELL屬于存儲器組MEMBKl。與存儲段SEGl的讀位線RBLLl耦合的存儲器單元MEMCELL屬于存儲段SEGl的存儲器組MEMBK2。與存儲段SEG2的兩條讀位線耦合的存儲器單元MEMCELL屬于存儲器組MEMBK3和MEMBK4等等。
[0058]多條全局讀位線GBLl至GBLM與圖1中的電路G1l的全局輸入輸出(G1)電路330耦合。當讀取存儲在存儲器單元中的數(shù)據(jù)時，數(shù)據(jù)反映在對應的局部讀位線、局部輸入輸出電路和全局讀位線上。然后，通過對應的控制電路CTRLl至CTRLM將數(shù)據(jù)傳輸至對應的輸出Ql至QM，并且將數(shù)據(jù)線Dl上的該數(shù)據(jù)提供給存儲器宏100外部的電路。在這種情況下，當存儲器陣列138包括N個存儲部分300時，存儲器陣列130也包括從數(shù)據(jù)線Dl至數(shù)據(jù)線DN(未示出)的N條數(shù)據(jù)線，其中N是整數(shù)。例如，在圖3中，當讀取存儲在存儲器MEMCELL I中的數(shù)據(jù)時，數(shù)據(jù)反映在局部讀位線RBLUl、局部輸入輸出L1l、全局讀位線GBLl上，并且通過控制電路CTRLl將該數(shù)據(jù)傳輸至輸出Ql和數(shù)據(jù)線Dl。為了說明，全局讀位線GBLl至GBLM被稱為全局讀位線GBL。在一些實施例中，在存儲器單元MEMCELL的讀操作中，將對應的全局讀位線GBL預充電至高邏輯值。
[0059]全局輸入輸出(G1)電路330接收與列Cl至CM相對應的全局讀位線GBLl至GBLM。G1電路330選擇全局讀位線GBLl至GBLM中的一條以傳輸選擇的全局讀位線上的數(shù)據(jù)作為要被讀取的對應的輸出Ql至QM上的數(shù)據(jù)。在一些實施例中，同時讀取每一個都來自電路G1l的對應電路G1 330的多條全局讀位線上的數(shù)據(jù)。例如，電路G1l的每一個電路G1330都選擇存儲器陣列138的N個存儲部分300的列Cl的對應全局讀位線GBLl上的數(shù)據(jù)以用于讀取。又例如，電路G1l的每一個電路G1 330都選擇存儲器陣列138的N個存儲部分300的列C2的對應全局讀位線GBL2上的數(shù)據(jù)以用于讀取，或電路G1l的每一個電路G1 330都選擇存儲器陣列138的N個存儲器部分300的列C3的對應全局讀位線GBL3上的數(shù)據(jù)以用于讀取等等。
[0060]控制電路CTRLl至CTRLM用于將對應的全局讀位線GBLl至GBLM上的數(shù)據(jù)分別傳輸至輸出Ql至QM。然后，選擇輸出Ql至QM上的每一個數(shù)據(jù)作為數(shù)據(jù)線Dl上的數(shù)據(jù)。
[0061 ]具有兩個存儲段SEGl和SEG2的存儲器陣列部分300是為了說明。存儲器陣列部分300中的其他數(shù)量的存儲段在本發(fā)明預期范圍內(nèi)。
[0062]參考圖4來闡釋電路310的具體細節(jié)。
[0063]局部1電路一實例I
[0064]圖4A是根據(jù)一些實施例的可用作圖3的電路310電路400A的示圖。電路400A包括可用作圖3的L1電路322的L1電路420A。
[0065]參考L1電路420A，PM0S晶體管P31用于對讀位線RBLUl進行預充電。例如，當信號BL_PRECH_U為邏輯低電平時，晶體管P31導通。結(jié)果，將讀位線RBLUl拉至晶體管P31的源極處的電壓VDD。相反地，當信號BL_PRECH_U為邏輯高電平時，晶體管P31截止，并且讀位線RBLUl與晶體管P31的源極處的電壓VDD電斷開。在一些實施例中，然后，讀位線RBLUl處于浮置。
[0066]PMOS晶體管P32用于對讀位線RBLLl進行預充電，并且以晶體管P31與讀位線RBLUl一起工作類似的方式，PMOS晶體管P32與讀位線RBLLl—起工作。
[0067]在一些實施例中，在待機模式期間，信號BL_PRECH_U和BL_PRECH_L保持為高邏輯值。結(jié)果，晶體管P31和P32截止。因此，讀位線RBLUl和RBLLl與對應的晶體管P31和P32的源極處的電壓VDD電斷開。換句話說，讀位線RBLUl和RBLU2浮置。因為與來自與對應的讀位線RBLUI和RBLU2耦合的存儲器單元的泄漏電流ILK相比較，來自晶體管P31和P32的泄漏電流不顯著，所以將讀位線RBLUl和RBLU2拉至低邏輯值。有效地，如以上參考圖2所闡釋的，減少了來自與讀位線RBLUl和RBLU2耦合的存儲器單元的泄漏電流ILK。
[0068]數(shù)據(jù)傳輸電路DTXFR_A包括第一部分432和第二部分434。數(shù)據(jù)傳輸電路第一部分432配置為將節(jié)點NOl和/或節(jié)點N02上的數(shù)據(jù)傳輸至節(jié)點0ND。例如，當節(jié)點NOl和N02都是邏輯高電平時，與非門ND向節(jié)點OND提供邏輯低值。然而，當節(jié)點NOl或節(jié)點N02為邏輯低電平時，與非門ND向節(jié)點OND提供高邏輯值。數(shù)據(jù)傳輸電路DTXFR_A的第二部分434是介于節(jié)點OND與節(jié)點OPG之間的傳輸門(本發(fā)明中也稱為“傳輸門PG”)。
[0069]PMOS晶體管P35、P41和P51串聯(lián)耦合。例如，PMOS晶體管P35的漏極與PMOS晶體管P41的源極耦合，并且PMOS晶體管P41的漏極與晶體管P51的源極耦合。類似地，PMOS晶體管P52與P42串聯(lián)耦合。例如，PMOS晶體管P52的源極與PMOS晶體管P42的漏極耦合。
[0070]節(jié)點OND上的邏輯值使PMOS晶體管P51和P52導通或截止。例如，當節(jié)點OND為邏輯低電平時，晶體管P51和P52都導通。相反地，當節(jié)點OND為邏輯高電平時，晶體管P51和P52都截止。
[0071]信號SEL_l^iPM0S晶體管P41導通或截止。例如，當信號SEL_U為邏輯低電平時，PMOS晶體管P41導通，但是當信號SELJJ為邏輯高電平時，PMOS晶體管P41截止。以與信號SELJJ使PMOS晶體管P41導通或截止類似的方式，信號SEL_L使PM0S晶體管P42導通或截止。
[0072 ] NMOS晶體管N36使與非門ND閉合或斷開。例如，當信號S為邏輯低電平時，NMOS晶體管N36截止，這轉(zhuǎn)而使與非門ND斷開。相反地，當信號S為邏輯高電平時，匪OS晶體管N36導通，這轉(zhuǎn)而使與非門ND閉合。有效地，匪OS晶體管N36激活或去激活數(shù)據(jù)傳輸電路DTXFIU^9第一部分432。例如，如果與非門ND斷開，則節(jié)點OND與節(jié)點NOl和N02電斷開，并且數(shù)據(jù)傳輸電路DTXFR_A的第一部分432被去激活。但是，如果與非門ND閉合，則激活數(shù)據(jù)傳輸電路DTXFR_A的第一部分432并且將來自節(jié)點NOl或節(jié)點N02的數(shù)據(jù)傳輸至節(jié)點0ND。
[0073]傳輸門PG將節(jié)點OND上的數(shù)據(jù)傳輸至節(jié)點0PG。信號SB是信號S的邏輯反相信號。當信號S和SB分別為邏輯高電平和邏輯低電平時，傳輸門PG導通，并且節(jié)點OND上的數(shù)據(jù)傳輸至節(jié)點0PG。相反地，當信號S和SB分別為邏輯低電平和邏輯高電平時，傳輸門PG截止。結(jié)果，節(jié)點OND與節(jié)點OPG電斷開。
[0074]NMOS晶體管N37改變節(jié)點OPG上的邏輯值。例如，當晶體管N37處的信號SB為邏輯低電平時，晶體管N37截止，節(jié)點OPG上的邏輯值不受晶體管N37的影響。相反地，當信號SB為邏輯高電平時，晶體管N37導通。結(jié)果，將節(jié)點OPG拉至晶體管N37的源極處的低邏輯值。因為節(jié)點OPG與晶體管N38的柵極耦合，所以有效地，通過匪OS晶體管N37的操作而使晶體管N38導通或截止。
[0075]NMOS晶體管N38改變?nèi)肿x位線GBLl的邏輯值。例如，當節(jié)點OPG為邏輯低電平時，晶體管N38截止。全局讀位線GBLl不受晶體管N38的影響。相反地，當節(jié)點OPG為邏輯高電平時，晶體管N38導通。結(jié)果，將全局讀位線GBLl拉至晶體管N38的源極處的低邏輯值。
[0076]為了說明，示出了數(shù)據(jù)傳輸電路DTXFR_A外部的晶體管P31、晶體管P32、晶體管N37和晶體管N38中的每一個。本發(fā)明的各個實施例不是限定晶體管P31、晶體管P32、晶體管N37或晶體管N38的位置。例如，晶體管P31、晶體管P32、晶體管N37和晶體管N38中的一個或組合可以是數(shù)據(jù)傳輸電路一部分。類似地，諸如晶體管N36、與非門ND、傳輸門PG等的電路元件可以位于數(shù)據(jù)傳輸電路外部。
[0077]局部1電路一實例II
[0078]圖4B是根據(jù)一些實施例的可用作圖3的電路310的電路400B的示圖。電路400B包括可用作圖3的L1電路322的L1電路420B。圖4B中的與圖4A中的組件相同或類似的組件具有相同的參考標號，因此省略其詳細描述。
[0079 ]電路400B包括與電路400A的數(shù)據(jù)傳輸電路DTXFR_A相對應的數(shù)據(jù)傳輸電路DTXFR_B。與電路400A的數(shù)據(jù)傳輸電路比較，在不使用傳輸門PG (S卩，第二部分434)的情況下，節(jié)點OND與節(jié)點OPG電耦合，并且PMOS晶體管P36代替匪OS晶體管N36以用于使與非門ND閉合或斷開。
[0080]PMOS晶體管P36使與非門ND閉合或斷開。例如，當信號SB為邏輯高電平時，PMOS晶體管P36截止，這轉(zhuǎn)而使得與非門ND斷開。相反地，當信號SB為邏輯低電平時，PMOS晶體管P36導通，這轉(zhuǎn)而使得與非門ND閉合。而且，當信號SB為邏輯低電平時，晶體管N37截止，并且通過節(jié)點OND處的信號來控制匪OS晶體管N38。當信號SB為邏輯高電平時，晶體管N37導通并且將節(jié)點OPG拉至低邏輯值，并且WOS晶體管N38截止。因為當信號SB為邏輯高電平時PMOS晶體管P36截止，所以節(jié)點OND與電壓VDD電斷開。在一些實施例中，當信號SB為邏輯高電平時，節(jié)點NOl和N02還放電至邏輯低值。結(jié)果，設(shè)置與非門ND的輸出節(jié)點OND以沒有通過與非門ND與電壓VDD或參考電壓(諸如電壓VSS或接地電壓)電耦合。因此，當信號SB為邏輯高電平時，與非門ND不妨礙NMOS晶體管N37的操作。
[0081]歷
[0082]圖5是根據(jù)一些實施例的圖4A中的各個信號的波形500的示圖。波形500用于說明電路400A的操作。在圖4A的存儲器單元MEMCELL1的背景下來闡釋參考圖5的說明。作為參考圖2的存儲器單元MEMCELL來闡釋存儲器單元MEMCELL1的具體細節(jié)。在一些實施例中，波形500還可應用于說明電路400B的操作。
[0083]在操作中，因為圖4A中的PMOS晶體管P35的柵極為處于接地電平的邏輯低電平，所以晶體管P35—直導通。
[0084]在時間tl與時間t2之間并且在時鐘信號CLK在時間t2處轉(zhuǎn)變至邏輯高電平值之前，存儲器單元MEMCELL1和圖1中的存儲器宏100處于待機模式。在這種條件下，在一些實施例中，圖4A的信號BL_PRECH_U和BL_PRECH_L施加有高邏輯值。結(jié)果，圖4A中的晶體管P31和P32截止。因此，讀位線RBLUl和RBLLl浮置。如以上參考圖2所闡釋的，由于泄漏電流，諸如圖2中的泄漏電流ILK，所以將讀位線RBLUl和RBLU2拉至接地電壓或低邏輯值。結(jié)果，如參考圖2所闡釋的，本發(fā)明的各個實施例優(yōu)于其他方法。
[0085]此外，將信號SELJJ和SEL_L驅(qū)動至高邏輯值以使相應的PMOS晶體管P41和P42截止。因此，節(jié)點NOl和N02與相應的晶體管P51和P52電斷開。
[0086]附加地，利用相應的低和高邏輯值來驅(qū)動信號S和信號SB。因為NMOS晶體管N36的柵極處的信號S為邏輯低電平，所以晶體管N36和與非門ND截止。因為信號S和SB分別為邏輯低電平和邏輯高電平，所以傳輸門PG也斷開，并且因此，節(jié)點OND與節(jié)點OPG電斷開。有效地，節(jié)點OPG與讀位線RBLUl和RBLLl電斷開。
[0087]因為匪OS晶體管N37的柵極處的信號SB為邏輯高電平，所以匪OS晶體管N37導通。因此，將晶體管N37的漏極處的節(jié)點OPG拉至參考電壓VSS或晶體管N37的源極處的低邏輯值。因為NMOS晶體管N38的柵極處的節(jié)點OPG為邏輯低電平，所以晶體管N38截止。在各個實施例中，將全局位線GBLl預充電至高邏輯值。因為晶體管N38截止，所以全局位線GBLl仍處于預充電的高邏輯值。
[0088]在時間t2處，時鐘信號CLK從低邏輯值轉(zhuǎn)變?yōu)楦哌壿嬛狄蚤_始讀操作。
[0089]在時鐘信號CLK于時間t2處轉(zhuǎn)變?yōu)楦哌壿嬛抵蟛痪?，在時間t3處，利用低邏輯值來驅(qū)動信號BL_PRECH_U和BL_PRECH_L以使相應的晶體管P31和P32導通。介于時間t2與時間t3之間的時間段是預定的，這取決于存儲器單元MEMCELL1的特殊的設(shè)計。此外，在一些實施例中，示出了信號BL_PRECH_U和BL_PRECH_L脈沖。脈沖的寬度被預定為足以對讀位線RBLUl和RBLLl預充電。在信號BL_PRECH_U和BL_PRECH_L為邏輯低電平的時間期間，晶體管P31和P32導通，并且將讀位線RBLUl和RBLLl拉至相應的晶體管P31和P32的源極處的高邏輯值。
[0090]在時間t3處，還將信號SELJJ和SEL_L驅(qū)動至低邏輯值以使相應的晶體管P41和P42導通。利用高和低邏輯值來分別驅(qū)動信號S和SB。因為NMOS晶體管N36的柵極處的信號S為邏輯高電平，所以NMOS晶體管N36和與非門ND導通。因為節(jié)點NOl或讀位線RBLUl和節(jié)點N02或讀位線RBLLl為邏輯高電平，所以通過與非門ND的操作使與非門ND的輸出處的節(jié)點OND為邏輯低電平。因為PMOS晶體管P51和P52的柵極處的節(jié)點OND為邏輯低電平，所以PMOS晶體管?51和?52導通。因為晶體管?35、？41、？51、？52和?42導通，所以將與讀位線1^0]1耦合的節(jié)點NOl和與讀位線RBLLl耦合的節(jié)點N02拉至晶體管P35的源極處的電壓VDD。有效地，即使在脈沖之后信號BL_PRECH_U和BL_PRECH_L轉(zhuǎn)變?yōu)楦哌壿嬛岛?，讀位線RBLUl和RBLLl為邏輯高電平。
[0091]此外，因為匪OS晶體管N37的柵極處的信號SB為邏輯低電平，所以匪OS晶體管N37截止。因為傳輸門PG的端子處的信號S和SB分別為邏輯高電平和邏輯低電平，所以傳輸門PG導通。結(jié)果，節(jié)點OND上的低邏輯值傳輸至節(jié)點0PG。因為節(jié)點OPG為邏輯低電平，所以晶體管N38繼續(xù)為截止并且全局位線GBLl繼續(xù)為預充電電平處的邏輯高電平。
[0092]在時間t4處，如參考圖2所闡釋的，利用高邏輯值來驅(qū)動讀字線RWL以用于將存儲在存儲器單元MEMCELL1的儲存單元STRG中的數(shù)據(jù)傳輸至晶體管N21的柵極。為了說明，存儲在存儲器單元MEMCELL1中的數(shù)據(jù)為邏輯低電平，并且因此，晶體管N21的柵極處的數(shù)據(jù)為邏輯高電平。結(jié)果，晶體管N21導通。因為晶體管N22和晶體管N21導通，所以如箭頭51所示，晶體管N22和N21將讀位線RBLUl拉向低邏輯值。讀位線RBLLl仍處于高邏輯值。
[0093]因為讀位線RBLUl為邏輯低電平，所以通過與非門ND的操作，如箭頭52所示，節(jié)點OND轉(zhuǎn)變?yōu)楦哌壿嬛怠Ｒ驗榫w管N37的柵極處的信號SB為邏輯低電平，所以晶體管N37截止。因為傳輸門PG導通，所以節(jié)點OND上的邏輯高值傳輸至節(jié)點OPG。因為晶體管N3 7截止，并且匪OS晶體管N38的柵極處的節(jié)點OPG為邏輯高電平，所以匪OS晶體管N38導通。結(jié)果，如箭頭53所示，將全局讀位線GBLl拉至晶體管N38的源極處的低邏輯值。有效地，全局讀位線GBLl上的低邏輯值反映了局部讀位線RBLUl上的低邏輯值。全局讀位線GBLl上的檢測的邏輯值表示局部讀位線RBLUl上的數(shù)據(jù)，該數(shù)據(jù)也是存儲在存儲器單元MEMCELL1中的數(shù)據(jù)。
[0094]在時間t4處，如果存儲在存儲器單元MEMCELL1中的數(shù)據(jù)為邏輯高電平，則與讀位線RBLLl—樣，讀位線RBLUl繼續(xù)為邏輯高電平。結(jié)果，節(jié)點OND繼續(xù)為邏輯低電平，節(jié)點OPG繼續(xù)為邏輯低電平，晶體管N38繼續(xù)為截止，以及全局位線GBLl繼續(xù)為預充電電平處的邏輯高電平。有效地，全局位線GBLl的預充電的高邏輯值反映了讀位線RBLUl的高邏輯值，這也是存儲在存儲器單元MEMCELL1中的數(shù)據(jù)。
[0095]在以上的說明中，存儲器單元MEMCELL1上的操作是為了說明。與讀位線RBLUl耦合的其他存儲器單元上的操作是類似的。此外，關(guān)于節(jié)點N02和PMOS晶體管P32與讀位線RBLLl耦合的存儲器單元上的操作類似于關(guān)于節(jié)點NOl和PMOS晶體管P31的與讀位線RBLUl親合的存儲器單元上的操作。附加地，另一列的存儲器單元上的操作與以上所示的列Cl的存儲器單元上的操作類似。L1電路322的闡釋用于說明。其他L1電路的操作與L1電路322的操作類似。
[0096]在一些實施例中，電路包括第一數(shù)據(jù)線、與第一數(shù)據(jù)線耦合的多個第一存儲器單元以及與第一數(shù)據(jù)線耦合的數(shù)據(jù)傳輸電路。數(shù)據(jù)傳輸電路包括輸出邏輯門。數(shù)據(jù)傳輸電路配置為:在電路的第一工作模式中(其中多個第一存儲器單元處于待機模式)，將第一數(shù)據(jù)線設(shè)置為浮置并且具有與之相關(guān)的朝向參考電壓的第一組泄漏路徑；以及將輸出邏輯門的輸出節(jié)點設(shè)置為沒有通過輸出邏輯門與參考電壓電耦合并且沒有通過輸出邏輯門與電源電壓電耦合。使得第一數(shù)據(jù)線通過第一組泄漏路徑中的一條或多條被拉向參考電壓。數(shù)據(jù)傳輸電路還配置為:在電路的第二模式中(其中選擇多個第一存儲器單元的存儲器單元以用于讀取)，設(shè)置第一數(shù)據(jù)線的電壓電平以反映存儲在多個第一存儲器單元的存儲器單元中的數(shù)據(jù)；以及設(shè)置輸出邏輯門的輸出節(jié)點，以基于第一數(shù)據(jù)線的電壓電平通過輸出邏輯門與參考電壓電耦合或通過輸出邏輯門與電源電壓電耦合。
[0097]在一些實施例中，電路包括第一數(shù)據(jù)線、與第一數(shù)據(jù)線耦合的多個第一存儲器單元、第二數(shù)據(jù)線、與第二數(shù)據(jù)線耦合的多個第二存儲器單元、第三數(shù)據(jù)線以及第一晶體管。數(shù)據(jù)傳輸電路包括輸出邏輯門。輸出邏輯門包括與第一數(shù)據(jù)線耦合的第一輸入、與第二數(shù)據(jù)線耦合的第二輸入和輸出。第一晶體管包括與數(shù)據(jù)傳輸電路的輸出邏輯門的輸出耦合的柵極、與第三數(shù)據(jù)線耦合的漏極。數(shù)據(jù)傳輸電路配置為:在電路的第一工作模式中(其中多個第一存儲器單元和多個第二存儲器單元處于待機模式)，設(shè)置輸出邏輯門的輸出以沒有通過輸出邏輯門與參考電壓電耦合并且沒有通過輸出邏輯門與電源電壓電耦合。
[0098]在一些實施例中，方法包括:在電路的第一工作模式中，其中電路的多個存儲器單元處于待機模式，其中，電路還包括第一數(shù)據(jù)線和與第一數(shù)據(jù)線耦合的數(shù)據(jù)傳輸電路，第一數(shù)據(jù)線與多個存儲器單元耦合，并且數(shù)據(jù)傳輸電路包括輸出邏輯門；將第一數(shù)據(jù)線設(shè)置為浮置并且具有與之相關(guān)的朝向參考電壓的一組泄漏路徑;通過該組泄漏路徑中的一條或多條將第一數(shù)據(jù)線拉向參考電壓；以及設(shè)置數(shù)據(jù)傳輸電路的輸出邏輯門的輸出節(jié)點以沒有通過輸出邏輯門與參考電壓電耦合，并且沒有通過輸出邏輯門與電源電壓電耦合。方法還包括:在電路的第二模式中，其中選擇多個存儲器單元的存儲器單元以用于讀取，設(shè)置第一數(shù)據(jù)線的電壓電平以反映存儲在多個存儲器單元的存儲器單元中的數(shù)據(jù)；以及設(shè)置輸出邏輯門的輸出節(jié)點，以基于第一數(shù)據(jù)線的電壓電平通過輸出邏輯門與參考電壓電耦合或通過輸出邏輯門與電源電壓電耦合。
[0099]描述了許多實施例。然而，應該理解，可以在不脫離本發(fā)明的精神和范圍的情況下做出多種修改。例如，為了說明的目的，將各個晶體管示出為特定的摻雜類型(如，N型或P型金屬氧化物半導體(NM0S或PMOS))。本發(fā)明的實施例不限于特定的類型。對于特定的晶體管選擇不同的摻雜類型在各個實施例的范圍內(nèi)。以上描述中使用的多種信號的低或高邏輯值僅是為了說明。當信號被激活和/或未被激活時，各個實施例不限于特定的邏輯值。選擇不同的邏輯值在各個實施例的范圍內(nèi)。在各個實施例中，晶體管用作開關(guān)。用于代替晶體管的開關(guān)電路在各個實施例的范圍內(nèi)。在各個實施例中，可以將晶體管的源極配置為漏極，并且可以將漏極配置為源極。
[0100]以上所示包括示例性的步驟，但是沒有必要以所示出的順序執(zhí)行該步驟。根據(jù)公開的實施例的精神和范圍，可以適當?shù)貙@些步驟進行添加、替換、改變順序和/或刪除。
【主權(quán)項】
1.一種電路，包括: 第一數(shù)據(jù)線； 多個第一存儲器單元，與所述第一數(shù)據(jù)線耦合；以及 數(shù)據(jù)傳輸電路，與所述第一數(shù)據(jù)線耦合，所述數(shù)據(jù)傳輸電路包括輸出邏輯門，所述數(shù)據(jù)傳輸電路配置為: 在所述電路的第一工作模式中，其中，所述多個第一存儲器單元處于待機模式， 將所述第一數(shù)據(jù)線設(shè)置為浮置并且具有朝向參考電壓的與所述第一數(shù)據(jù)線相關(guān)的第一組泄漏路徑，并且使得所述第一數(shù)據(jù)線通過所述第一組泄漏路徑中的一條或多條被拉向所述參考電壓，并且 設(shè)置所述輸出邏輯門的輸出節(jié)點以沒有通過所述輸出邏輯門與所述參考電壓電耦合并且沒有通過所述輸出邏輯門與電源電壓電耦合;和 在所述電路的第二工作模式中，其中，選擇所述多個第一存儲器單元中的存儲器單元以用于讀取， 設(shè)置所述第一數(shù)據(jù)線的電壓電平以反映存儲在所述多個第一存儲器單元的存儲器單元中的數(shù)據(jù)，并且 設(shè)置所述輸出邏輯門的輸出節(jié)點，以基于所述第一數(shù)據(jù)線的電壓電平通過所述輸出邏輯門與所述參考電壓電耦合或通過所述輸出邏輯門與所述電源電壓電耦合。2.根據(jù)權(quán)利要求1所述的電路，還包括: 第二數(shù)據(jù)線； 第一晶體管，與所述第二數(shù)據(jù)線耦合，所述第一晶體管的柵極與所述輸出邏輯門的輸出節(jié)點耦合；以及 第二晶體管，與所述第一晶體管的柵極耦合并且配置為在所述電路的第一工作模式中使所述第一晶體管截止。3.根據(jù)權(quán)利要求1所述的電路，還包括: 第三數(shù)據(jù)線，與所述數(shù)據(jù)傳輸電路耦合； 多個第二存儲器單元，與所述第三數(shù)據(jù)線耦合； 其中， 在所述電路的第一工作模式中，所述多個第二存儲器單元處于所述待機模式， 所述數(shù)據(jù)傳輸電路配置為，在所述第一工作模式中，將所述第三數(shù)據(jù)線設(shè)置為浮置并且具有朝向所述參考電壓的與所述第三數(shù)據(jù)線相關(guān)的第二組泄漏路徑，并且使得所述第三數(shù)據(jù)線通過所述第二組泄漏路徑中的一條或多條被拉向所述參考電壓。4.根據(jù)權(quán)利要求1所述的電路，還包括:充電電路，與所述第一數(shù)據(jù)線耦合， 其中， 在所述電路的第一工作模式中，所述充電電路被配置為將充電電壓與所述第一數(shù)據(jù)線電斷開；以及 在所述電路的第二工作模式中，所述充電電路被配置為在預定的時間段內(nèi)將所述充電電壓與所述第一數(shù)據(jù)線電連接。5.根據(jù)權(quán)利要求1所述的電路，其中， 所述輸出邏輯門為與非門；以及 所述數(shù)據(jù)傳輸電路還包括介于所述與非門與所述電源電壓之間的第三晶體管，所述第三晶體管在所述電路的第一工作模式中被配置為截止。6.根據(jù)權(quán)利要求1所述的電路，其中， 所述數(shù)據(jù)傳輸電路還包括第一 PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管和第五PMOS晶體管； 所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第三PMOS晶體管串聯(lián)耦合； 所述第四PMOS晶體管、所述第五PMOS晶體管串聯(lián)耦合； 所述第三PMOS晶體管的漏極與所述邏輯門的第一輸入耦合； 所述第四PMOS晶體管的漏極與所述邏輯門的第二輸入耦合； 所述邏輯門的輸出與所述第三PMOS晶體管的柵極耦合并且與所述第四PMOS晶體管的柵極耦合;以及 所述第五PMOS晶體管的源極與所述第一 PMOS晶體管的漏極耦合并且與所述第二 PMOS晶體管的源極耦合。7.根據(jù)權(quán)利要求1所述的電路，其中， 所述多個存儲器單元的存儲器單元包括儲存單元、第四晶體管和第五晶體管； 所述第四晶體管的柵極與所述儲存單元耦合； 所述第四晶體管的源極與所述參考電壓耦合； 所述第四晶體管的漏極與所述第五晶體管的源極耦合；以及 所述第五晶體管的漏極與所述第一數(shù)據(jù)線耦合。8.一種電路，包括: 第一數(shù)據(jù)線； 多個第一存儲器單元，與所述第一數(shù)據(jù)線耦合； 第二數(shù)據(jù)線； 多個第二存儲器單元，與所述第二數(shù)據(jù)線耦合； 數(shù)據(jù)傳輸電路，包括輸出邏輯門，所述輸出邏輯門包括: 第一輸入，與所述第一數(shù)據(jù)線耦合； 第二輸入，與所述第二數(shù)據(jù)線耦合;和 輸出； 第三數(shù)據(jù)線；以及 第一晶體管，包括: 柵極，與所述數(shù)據(jù)傳輸電路的輸出邏輯門的輸出耦合;和 漏極，與所述第三數(shù)據(jù)線耦合， 其中，所述數(shù)據(jù)傳輸電路配置為:在所述電路的第一工作模式中，設(shè)置所述輸出邏輯門的輸出以沒有通過所述輸出邏輯門與所述參考電壓電耦合并且沒有通過所述輸出邏輯門與電源電壓電耦合其中，在所述第一工作模式中所述多個第一存儲器單元和所述多個第二存儲器單元處于待機模式。9.根據(jù)權(quán)利要求8所述的電路，其中，所述數(shù)據(jù)傳輸電路還被配置為:在所述電路的第二工作模式中，設(shè)置所述輸出邏輯門的輸出，以基于所述第一數(shù)據(jù)線的電壓電平和所述第二數(shù)據(jù)線的電壓電平，通過所述輸出邏輯門與所述參考電壓或所述電源電壓電耦合，其中，在所述第二工作模式中選擇所述多個第一存儲器單元中的存儲單元或所述多個第二存儲器單元中的存儲器單元以用于讀取。10.一種方法，包括: 在電路的第一工作模式中，其中，所述電路還包括第一數(shù)據(jù)線和與所述第一數(shù)據(jù)線耦合的數(shù)據(jù)傳輸電路，所述第一數(shù)據(jù)線與所述多個存儲器單元耦合，并且所述數(shù)據(jù)傳輸電路包括輸出邏輯門，其中在所述第一工作模式中所述電路的多個存儲器單元處于待機模式， 將所述第一數(shù)據(jù)線設(shè)置為浮置并且具有朝向參考電壓的與所述第一數(shù)據(jù)線相關(guān)的一組泄漏路徑； 通過所述一組泄漏路徑中的一條或多條將所述第一數(shù)據(jù)線拉向所述參考電壓;和 設(shè)置所述數(shù)據(jù)傳輸電路的輸出邏輯門的輸出節(jié)點，以沒有通過所述輸出邏輯門與所述參考電壓電耦合并且沒有通過所述輸出邏輯門與電源電壓電耦合;以及 在所述電路的第二工作模式中，其中，選擇所述多個存儲器單元中的存儲器單元以用于讀取， 設(shè)置所述第一數(shù)據(jù)線的電壓電平以反映存儲在所述多個第一存儲器單元的存儲器單元中的數(shù)據(jù)，并且 設(shè)置所述輸出邏輯門的輸出節(jié)點，以基于所述第一數(shù)據(jù)線的電壓電平通過所述輸出邏輯門與所述參考電壓電耦合或通過所述輸出邏輯門與所述電源電壓電耦合。
【文檔編號】G11C11/419GK105895150SQ201610087073
【公開日】2016年8月24日
【申請日】2016年2月16日
【發(fā)明人】王兵
【申請人】臺灣積體電路制造股份有限公司