低功率存儲器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種存儲器，特別是涉及一種低功率存儲器。
【背景技術(shù)】
[0002]參閱圖1，現(xiàn)有一種半導(dǎo)體存儲器包含:多個間隔排列且互不電連接并用于傳送一個數(shù)據(jù)的訊號位元線11、多個間隔排列且互不電連接并用于傳送一個控制訊號的控制位元線12、多個存儲器元件13，及多個分別電連接所述訊號位元線11的感測放大器14。
[0003]所述存儲器元件13呈陣列排列于所述訊號位元線11及所述控制位元線12間，并分別電連接于所述訊號位元線11及所述控制位元線12，且受該控制訊號控制以輸出該數(shù)據(jù)。
[0004]所述感測放大器14用于感應(yīng)放大該數(shù)據(jù)并輸出。
[0005]由于目前市場趨勢所需的存儲器容量愈來愈大，當(dāng)存儲器元件13陣列大到一定程度時，由于所述訊號位元線11距離變長而使寄生電容增加，會導(dǎo)致所述訊號位元線11難以被驅(qū)動到應(yīng)有的電位，所以現(xiàn)有技術(shù)中需要加入所述感測放大器14來偵測所述訊號位元線11上的微小電位差異，并將該微小電位差異放大處理后以供后續(xù)使用，然而感測放大器14耗電大，使得現(xiàn)有半導(dǎo)體存儲器的整體耗電量難以下降，無法符合現(xiàn)今節(jié)能省電的趨勢。
[0006]參閱圖2，目前的半導(dǎo)體存儲器傾向于將多個區(qū)塊(block)的存儲器元件13整合(integrate) 一起以節(jié)省面積，如圖2所示，S卩為整合256行(row)x32位元(bit)x4區(qū)塊(block)的存儲器，并為繞線方便及減少繞線電容，將各區(qū)塊的位元分散，并將同順序的位元排列一起再分別經(jīng)由多個多工器15 (Multiplexer，縮寫為MUX)統(tǒng)合輸出，其中，所述訊號位元線分別依區(qū)塊標不為bit0_bk0?bit31_bk0、bit0_bkl?bit31_bkl、bit0_bk2?bit31_bk2、bit0_bk3?bit31_bk3，所述控制位元線、該多工器15的輸出訊號線分別標示為 ctr_0 ?ctr_255、bitO ?bit31。
[0007]然而，當(dāng)要讀取或?qū)懭肫渲幸粋€區(qū)塊32位元的存儲器元件13時，所對應(yīng)的其中一條控制位元線ctr_0?ctr_255會被致能(enable)，以控制位元線ctrO為例說明，此時該控制位元線CtrO上的所有區(qū)塊的存儲器元件13全部都會一起導(dǎo)通并對各自對應(yīng)的訊號位元線bit0_bk0?bit31_bk3開始充放電，也就是說有4(區(qū)塊)乂32(位元)=128 (訊號位元線)一起耗電，如此導(dǎo)致了大量不必要的耗電。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種能降低耗電的低功率存儲器。
[0009]本發(fā)明的低功率存儲器，包含一個存儲器單元、多個讀取位元線單元、一個可控制單元，及多個讀取控制訊號線單元。
[0010]該存儲器單元包括多個呈行列排列的存儲器模塊，每一個存儲器模塊具有至少一個存儲器元件。
[0011]每一個讀取位元線單元對應(yīng)一列存儲器模塊，并包括多個間隔排列且互不電連接的第一讀取位元線，及一個第二讀取位元線，每一個第一讀取位元線電連接其中一個存儲器模塊所具有的存儲器元件。
[0012]該可控制單元包括多個對應(yīng)所述存儲器模塊呈行列排列的可控制讀取元件，每一行的可控制讀取元件分成多組，且每一個可控制讀取元件具有一個電連接于其中一個第一讀取位元線的輸入端、一個電連接對應(yīng)的該第二讀取位元線的輸出端，及一個控制端。
[0013]每一個讀取控制訊號線單元對應(yīng)一行可控制讀取元件，并包括多個讀取控制訊號線，每一個讀取控制訊號線分配電連接一行中其中一組可控制讀取元件的該控制端。
[0014]每一個可控制讀取元件依下述其中一種方式動作:
[0015]每一個可控制讀取元件根據(jù)其控制端的電壓而于一個輸出致能狀態(tài)及一個非輸出致能狀態(tài)間切換，于該輸出致能狀態(tài)時，于該輸出端輸出一個相關(guān)于該輸入端的電壓的電壓。
[0016]每一個可控制讀取元件根據(jù)其控制端的電壓及其輸入端的電壓而于該輸出致能狀態(tài)及該非輸出致能狀態(tài)間切換，于該輸出致能狀態(tài)時，于該輸出端輸出一個預(yù)定參考電壓。
[0017]本發(fā)明的低功率存儲器，所述可控制讀取元件具有驅(qū)動能力。
[0018]本發(fā)明的低功率存儲器，所述可控制讀取元件具有至少一個用于提供驅(qū)動能力的晶體管，及至少一個電連接該晶體管的開關(guān)元件。
[0019]本發(fā)明的低功率存儲器，所述可控制讀取元件為三態(tài)緩沖器，每一個三態(tài)緩沖器具有該輸入端、該輸出端，及該控制端。
[0020]本發(fā)明的低功率存儲器，每一個可控制讀取元件具有一個緩沖器，及一個電連接該緩沖器的輸出端的開關(guān)元件。
[0021]本發(fā)明的低功率存儲器，所述可控制讀取元件為反相三態(tài)緩沖器，每一個反相三態(tài)緩沖器具有該輸入端、該輸出端，及該控制端。
[0022]本發(fā)明的低功率存儲器，每一個可控制讀取元件具有一個反相緩沖器，及一個電連接該反相緩沖器的輸出端的開關(guān)元件。
[0023]本發(fā)明的低功率存儲器，該可控制單元還包括多個對應(yīng)所述存儲器模塊呈行列排列且分別電連接于所述第一個讀取位元線的第一個偏壓電路，于所述存儲器元件為一個讀取模式時，每一個第一個偏壓電路于電連接的第一個讀取位元線所電連接的存儲器元件皆不輸出一個讀取數(shù)據(jù)時，提供偏壓將該第一個讀取位元線的電壓調(diào)整至一個第一個預(yù)定電壓。
[0024]本發(fā)明的低功率存儲器，每一個第一個偏壓電路具有一個開關(guān)元件，每一個開關(guān)元件兩端分別電連接其中一個第一個讀取位元線及接收該第一個預(yù)定電壓。
[0025]本發(fā)明的低功率存儲器，該可控制單元還包括多個分別電連接于所述第二讀取位元線的第二偏壓電路，于所述存儲器元件為一個讀取模式時，每一個第二偏壓電路于電連接的第二讀取位元線不傳輸一個讀取數(shù)據(jù)時，提供偏壓將該第二讀取位元線的電壓調(diào)整至一個第二預(yù)定電壓。
[0026]本發(fā)明的低功率存儲器，每一個第二偏壓電路具有一個開關(guān)元件，每一個開關(guān)元件兩端分別電連接其中一個第二讀取位元線及接收該第二預(yù)定電壓。
[0027]本發(fā)明的低功率存儲器，所述讀取控制訊號線于電路布局上位于同一個金屬層。
[0028]本發(fā)明的低功率存儲器，每一個可控制讀取元件具有一個開關(guān)元件。
[0029]本發(fā)明的低功率存儲器，還包含多個寫入位元線單元，及多個寫入控制訊號線單
J L.ο
[0030]每一個寫入位元線單元對應(yīng)一列存儲器模塊，并包括一個第一個寫入位元線，及多個間隔排列且互不電連接的第二寫入位元線，每一個第二寫入位元線電連接其中一個存儲器模塊所具有的存儲器元件。
[0031]該可控制單元還包括多個對應(yīng)所述存儲器模塊呈行列排列的可控制寫入元件，每一行的可控制寫入元件分成多組，且每一個可控制寫入元件電連接于其中一個第二寫入位元線與對應(yīng)的該第一個寫入位元線間。
[0032]每一個寫入控制訊號線單元對應(yīng)一行可控制寫入元件，并包括多個寫入控制訊號線，每一個寫入控制訊號線分配電連接一行中其中一組可控制寫入元件。
[0033]每一個可控制寫入元件受所電連接的寫入控制訊號線控制于一個致能狀態(tài)和一個非致能狀態(tài)間切換，于該致能狀態(tài)時，所述可控制寫入元件將所電連接的第一個寫入位元線的一個寫入數(shù)據(jù)傳輸至電連接的第二寫入位元線；于該非致能狀態(tài)時，所述可控制寫入元件不將所電連接的第一個寫入位元線的該寫入數(shù)據(jù)傳輸至電連接的第二寫入位元線。
[0034]本發(fā)明的低功率存儲器，所述可控制寫入元件為開關(guān)元件。
[0035]本發(fā)明的低功率存儲器，所述寫入控制訊號線及所述讀取控制訊號線于電路布局上位于同一個金屬層。
[0036]本發(fā)明的有益效果在于:通過將多個存儲器元件集合為一個存儲器模塊并搭配設(shè)置所述可控制讀取元件，可視為將存儲器元件串列切開為較小的單位而降低每一個小單位的寄生電容，因此不需感測放大器即可正常運作，大幅下降耗電量，且通過所述讀取控制訊號線分組控制所述可控制讀取元件，可以減少讀取時的充放耗電，所以能大幅減少無謂的功率消耗。
【附圖說明】
[0037]圖1是現(xiàn)有一種半導(dǎo)體存儲器的不意圖；
[0038]圖2是現(xiàn)有半導(dǎo)體存儲器的另一個示意圖；
[0039]圖3是本發(fā)明低功率存儲器的一個實施例的部分示意圖；
[0040]圖4是該實施例的一個部分示意圖；
[0041]圖5是該實施例的一個