專利名稱：用于低功率高良率存儲器的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本文揭示的發(fā)明性概念的實施例大體涉及數(shù)據(jù)處理系統(tǒng)的領(lǐng)域。舉例來說，本文 揭示的發(fā)明性概念的實施例涉及用于低功率高良率存儲器的系統(tǒng)和方法。
背景技術(shù)：
存儲器(例如，高速緩沖存儲器)可對計算裝置的性能具有普遍影響。舉例來 說，存儲器可能會影響處理器的面積、功率使用、時序、良率和調(diào)度。動態(tài)隨機存取存儲器 (DRAM)對密度而非速度的主要重視可能使處理器與主存儲器之間的性能差距更大。此外， 每一代中具有使晶體管數(shù)目加倍的能力的工藝縮放使得芯片上存儲器有可能在每一代中 幾乎加倍，從而進一步擴大性能差距。由于處理器頻率與DRAM存取時間之間不斷增大的差 距，處理器已在穩(wěn)定地使用更多裸片上靜態(tài)隨機存取存儲器(SRAM)以滿足性能目標。目 前，超過70%的裝置中具有SRAM陣列，且SRAM陣列使用50%的芯片面積。計算裝置中對SRAM的增加的使用的一個問題是，對此類存儲器的存取會引起可 能會影響計算裝置的電池壽命的功率使用。降低SRAM的功率使用的一個問題包含存儲器 的降低的存取成功率。

發(fā)明內(nèi)容
本發(fā)明描述一種用于低功率高良率存儲器的系統(tǒng)。在一個實施例中，所述系統(tǒng)包 含經(jīng)配置以接收存儲器電源電壓的存儲器單元。所述系統(tǒng)進一步包含經(jīng)配置以針對對存儲 器單元的寫入而將存儲器電源電壓從第一存儲器電源電壓電平修改為第二存儲器電源電 壓電平的存儲器電源電壓控制電路。在另一實施例中，所述系統(tǒng)可包含用以將控制存儲器 單元的通過柵極的字線(WL)電壓從第一字線電壓電平修改為第二字線電壓電平以改變存 儲器的靜態(tài)噪聲容限(SNM)的控制電路。之所以提及此說明性實施例并不是為了限制或界定本文揭示的發(fā)明性概念，而是 為了提供實例以幫助理解所述發(fā)明性概念。在具體實施方式
中論述說明性實施例，且在具 體實施方式中提供對本文揭示的發(fā)明性概念的進一步描述。通過檢查本說明書和權(quán)利要求 書，可進一步理解本文揭示的此發(fā)明性概念的各實施例所提供的優(yōu)點。


當參看附圖閱讀以下具體實施方式
時，會更好地理解本文揭示的當前發(fā)明性概念的這些和其它特征、方面及優(yōu)點，附圖中圖1是說明常規(guī)六個晶體管的SRAM單元的現(xiàn)有技術(shù)示意圖。圖2是說明用于輸出WL電壓的常規(guī)電路的現(xiàn)有技術(shù)示意圖，和說明常規(guī)電路的輸 出波形的波形圖。圖3是說明用于縮放WL電壓的示范性電路的示意圖，和說明所述電路的輸出波形 的波形圖。圖4是說明用于縮放Vddmem電壓的示范性電路的示意圖，和說明所述電路的輸出 波形的波形圖。圖5是說明包含用于字線電壓的電平移位器、用于Vddmem的電平移位器和用于從 存儲器單元接收的位線電壓的電平移位器的示范性存儲器陣列的視圖。圖6是說明包含用于Vddmem的電平移位器且不包含用于字線電壓或位線電壓的 電平移位器的示范性存儲器陣列的視圖。圖7是說明用于針對圖5的存儲器對字線和位線電壓以及電源電壓Vddmem進行 選擇性電壓縮放的方法的流程圖。圖8是說明用于針對圖6的存儲器對字線和位線電壓進行電壓縮放且對電源電壓 Vddmem進行選擇性電壓縮放的方法的流程圖。圖9是說明可包含低功率高良率存儲器的實例便攜式通信裝置的一般視圖。圖10是說明可包含低功率高良率存儲器的實例蜂窩式電話的一般視圖。圖11是說明可包含低功率高良率存儲器的實例無線因特網(wǎng)協(xié)議電話的一般視 圖。圖12是說明可包含低功率高良率存儲器的實例便攜式數(shù)字助理的一般視圖。圖13是說明可包含低功率高良率存儲器的實例音頻文件播放器的一般視圖。
具體實施例方式在整個描述內(nèi)容中，出于解釋的目的，闡述了許多具體細節(jié)以提供對本文揭示的 發(fā)明性概念的透徹理解。然而，所屬領(lǐng)域的技術(shù)人員將明白，本文揭示的發(fā)明性概念可在沒 有這些具體細節(jié)中的一些的情況下實踐。在其它例子中，眾所周知的結(jié)構(gòu)和裝置用框圖形 式展示，以免使本文揭示的發(fā)明性概念的基本原理混淆。本文揭示的發(fā)明性概念的實施例涉及用于低功率高良率存儲器的系統(tǒng)和方法。在 一個實施例中，存儲器(例如，SRAM)包含靜態(tài)電壓縮放。舉例來說，可針對對存儲器單元的 寫入來縮放字線電壓，且在從存儲器單元讀取期間可縮放存儲器單元的電壓(Vddmem)。電 壓縮放量可基于使用模型和工藝拐點(process corner)。電壓縮放可改進/提高存儲器的 靜態(tài)噪聲容限(SNM)，因此提高良率。在其中存儲器是SRAM的一個實施例中，SRAM包含經(jīng)配置以在從SRAM單元讀取期 間改變SRAM的字線(WL)和位線(BL)電壓電平以減少實現(xiàn)單元穩(wěn)定性所需的最小電壓的 電平移位器/電壓縮放電路。減小WL和BL電壓可減小在讀取期間SRAM使用的功率。此 外，所述電平移位器/電壓縮放電路可經(jīng)配置以接通和斷開，使得可針對低功率應用或在 電池節(jié)省期間減小WL和BL電壓，或者可針對高功率應用或在電池節(jié)省不重要時將WL和BL 電壓維持在原始電平。舉例來說，用于移動裝置(例如，蜂窩電話)的嵌入式處理器可支持
5其中性能較為重要的高性能應用，如H. 264或高速下行鏈路包存取(HSDPA)。嵌入式處理器 可能隨后播放MP3文件，其中功率效率可能比性能更重要。為了使對芯片面積、復雜性和時序的影響最小化，SRAM可使用單個電壓供應，包含 電平移位器/電壓縮放電路。常規(guī)SRAM單元圖1是說明常規(guī)的六個晶體管(6T)的SRAM單元100的現(xiàn)有技術(shù)示意圖。雖然將 發(fā)明性概念描述為包含于SRAM中，但發(fā)明性概念可包含于其它類型的存儲器(包含(但 不限于)SDRAM)中。SRAM單元100包含兩個晶體管對104、106，用以將SRAM單元連接到 Vddmem 108和接地。晶體管PGlllO和PG2112可受字線(WL)電壓114控制，且用于在讀取 或?qū)懭肫陂g存取存儲器單元100。對于6T SRAM單元100，多個因素可能較為重要，包含(但不限于)1.最小化的單元面積，以實現(xiàn)高密度存儲器、減小功率且減小芯片的成本；2.最小電壓情況下的單元穩(wěn)定性，以防止因數(shù)據(jù)惡化導致數(shù)據(jù)存取和保持的成功 率降低；3.良好的軟錯誤免疫性；4.高單元讀取電流，以使存取時間最小化；5.寫入期間的最小字線脈沖，以節(jié)省功率(通過減小位線擺動)；以及6.低泄漏電流，以在活動期間和待機期間均實現(xiàn)長電池壽命。不同因素之間可能存在許多相互作用。舉例來說，在一個實施例中，為了獲得良 好的穩(wěn)定性、小存取時間和良好的軟錯誤免疫性，可使用大的晶體管尺寸(104、106、110和 112)，這可能導致面積使用較大且泄漏增加。靜態(tài)噪聲容限靜態(tài)噪聲容限(SNM)是由電路提供的超過SRAM中的環(huán)境噪聲水平的噪聲容限。因 此，S匪可能是用于切換成邏輯1或邏輯0的電壓閾值與偶然在電路中的環(huán)境電壓之間的 差。增加S匪會通過形成較大電壓差來改進存儲器的良率，所述較大電壓差將由環(huán)境電壓 形成以便具有邏輯裝置向錯誤邏輯狀態(tài)的切換?？赏ㄟ^提高單元比率(CR)而在SRAM單元 中改進SW。在以下等式1中表示CR 其中W是用于對SRAM單元100的寫入(圖1)的下拉晶體管PDl/上拉晶體管 PU1106和通過柵極晶體管PGl或用于從SRAM單元100的讀取(圖1)的下拉晶體管PD2/ 上拉晶體管PU2104和通過柵極晶體管PG2112的溝道的寬度，且L是其長度。通過增加CR 來改進用于SRAM單元100的S匪可包含針對PGlllO使用較小晶體管，這可增加從SRAM單 元100的存取時間。如等式(1. 5)中說明，通過提高上拉比率(PU)來改進對SRAM單元100的寫入容 限
6
可包含針對PGl 110使用較大晶體管，這可能對于從SRAM單元100的讀取使噪聲
容限變得更差。在一個實施例中，為了使SRAM單元100在所有工藝拐點、電壓和溫度(PVT)下在 對SRAM的寫入期間適當?shù)剡\作，穿過PDl的電流大于或等于穿過PGl 110的電流(艮口， 11(線性)>=10(飽和))。此外，對于從SRAM單元100的讀取，穿過PG2 112的電流大 于或等于在PG2 112之前沿節(jié)點n2的電流(即，13(線性)>=12(飽和))。等式2展示 IO與Il之間針對寫入穩(wěn)定性的關(guān)系，其中Il (線性)>=10(飽和) 等式3展示12與13之間針對讀取穩(wěn)定性的關(guān)系，其中13 (線性)> =12 (飽和) 在一個實施例中，將等式2和3用作基線以針對SRAM單元100找到晶體管尺寸。 可進一步使用來自硅的經(jīng)驗數(shù)據(jù)來調(diào)諧單元尺寸和布局，以便獲得穩(wěn)健的存儲器單元。申ιm禾π^^諸器申i原申ιm^ 申ιff,mm申ι路圖2是說明用于輸出WL(或BL)電壓114的常規(guī)電路202的現(xiàn)有技術(shù)示意圖200， 和說明電路202的輸出波形的波形圖214。常規(guī)電路202包含NAND門，其經(jīng)配置以接收原 始Wl_clk信號204和SRAM電壓206，并輸出逆WL(wlb)電壓208。隨后，使電壓wlb 208 延遲或用電路102的反相器使電壓wlb 208反相以形成WL 114。波形210和212說明輸 入wl_clk 204與WL 114之間的電壓差微不足道，且因電路202的緣故在波形之間可能存 在延遲。圖3是說明用于縮放WL (或BL)電壓114的示范性電路302的示意圖300，和說 明電路302的輸出波形的波形圖324。在一個實施例中，電路302包含圖2中的電路202 的NAND門以輸出wlb 208。電路302可進一步包含電路202的反相器，其包含上拉晶體管 Mpl。電路302還可包含晶體管308-316以控制到晶體管Mpl的電壓Vdd 206。電路302可進一步包含pwrjiiode wl輸入信號304以啟用或停用電路302。信號 304的值可基于SRAM的PVT拐點或程序控制。當pwrjiiode wl 304為邏輯1時，于是電路 302與圖2中的常規(guī)電路202 —樣運作，其中WL 114的電壓電平達到Wl_clk 204的電壓電 平。當pwrjiiode wl 304為邏輯0時，于是將電路302激活以便縮放WL 114的電壓電平。當電路302經(jīng)配置以縮放WL 114的電壓電平(即，pwrjiiode wl 304等于邏輯0)
7時，cnt[n:0]信號306通過調(diào)整晶體管Mp3312的尺寸來確定WL 114的電壓電平。改變晶 體管Mp3312的尺寸使得電荷將從WL 114節(jié)點穿過晶體管Mp3312轉(zhuǎn)移到pkO節(jié)點316中 的速度改變。提高電荷的轉(zhuǎn)移速度使WL 114的電壓電平降低。在一個實施例中，nMOS晶體 管Mp2308在正常操作模式期間預先調(diào)節(jié)pkO節(jié)點316以啟用到Vdd 206的上拉路徑。在 一個實施例中，晶體管Mnl314和Mn2310兩者均可為對時序具有最小影響的最小尺寸的晶 體管。波形318和320說明當pwr_mode wl 304為邏輯0時對WL電壓的縮放。與圖2 的波形中一樣，在波形318與波形320之間存在延遲。Δ (ν) 322是在讀取期間通過縮放WL 電壓114而在wl_clk輸入信號318與WL輸出信號320之間的電壓節(jié)省。cnt [n:0]306的 值確定Δ (ν) 322的大小。圖4是說明用于縮放圖1的SRAM單元100的Vddmem 108的電壓的示范性電路 402的示意圖400和說明電路402的輸出波形的波形圖420?？稍谧x取期間(當wren 404 設定為邏輯0時)將Vddmem 108設定為Vdd 206，且在寫入期間(當wren 404設定為邏 輯1時)縮放Vddmem 108。當wren 404等于邏輯0時，wren激活晶體管Mnl422，因而將 Vddmem 108設定為Vdd 206。當wren 404等于邏輯1時，wren 404激活晶體管Mpl410并 將晶體管Mnl422減活。此外，當wren 404等于邏輯1時，pwr_mode 406經(jīng)配置以啟用對 電路402的電壓縮放(pwrjiiode 406等于邏輯1)或停用對電路402的電壓縮放(pwrjiiode 406等于邏輯0)。當pwr_mode 406和wren 404等于邏輯1時，于是cnt[n:0]信號408通 過控制可變晶體管W[n:0]412來調(diào)整Vddmem 108的電壓電平。改變晶體管W[n:0]412的 電容可改變Vddmem 108的電壓電平。電路402對Vddmem 108的電壓縮放包含在Vdd 206為邏輯電平1時降低 Vddmeml08的電壓電平。波形414說明輸入Vdd 206的波形。波形416說明Vddmem 108的 電壓縮放波形，其中Δ (ν)418是在寫入期間(當Vdd 206是邏輯1時)Vddmem 416降低的
電壓量。對于圖3到圖4中的示范性電路，用于成功地存取存儲器的最小可允許電壓 (Vddmin)降低。舉例來說，當Vdd針對圖3和圖4的電路302、402為邏輯1時，Vddmem電 壓電平可低于Vdd電壓電平，且仍允許成功地存取存儲器。在一個實施例中，與對于Vdd的 l.Ov相比，Vddmin是0.8ν。示范性電路因此使S匪和存儲器的寫入容限提高。此外，所述 電路提供完全的可控性和可編程性。因此，可使用所述可控性來經(jīng)由芯片上控制電路調(diào)諧 存儲器行為以與硅匹配?？墒褂煤唵蔚沫h(huán)形振蕩器延遲或泄漏監(jiān)視器來基于晶體管的參數(shù) 調(diào)諧電路。在一個實施例中，WL和Vddmem兩個電路均使用延遲元件來調(diào)諧新電壓電平的值。 因此，電路的粒度和電平受到延遲元件的速度的限制。此外，存儲器存取的速度可能會因WL 電壓的降低而降低。因此，可通過啟用對快速拐點(其中S匪最有可能影響單元)的控制 來降低時序影響。具有電壓縮放電路的示范性存儲器圖5到圖6是說明包含電平移位器/電壓縮放電路的示范性存儲器的視圖。圖5 是說明存儲器500的視圖，其包含用于字線邏輯504和MUX/Demux邏輯516的圖3的電平 移位器/電壓縮放電路302，以及用于存儲器單元502的圖4的電平移位器/電壓縮放電路
8402。因此，存儲器500在讀取期間對WL和BL電壓執(zhí)行電壓縮放，且在寫入期間對Vddmem 執(zhí)行電壓縮放。圖6是說明存儲器600的視圖，其包含用于存儲器單元502的圖4的電平 移位器/電壓縮放電路402，而沒有用于字線邏輯504和MUX/Demux邏輯516的圖3的電平 移位器/電壓縮放電路302。因此，存儲器600在寫入期間執(zhí)行對Vddmem的電壓縮放。參看圖5的視圖，存儲器500包含存儲器單元502 (例如，6T SRAM單元)。存儲器 單元502包含電平移位器/電路402以對存儲器單元的Vddmem進行電壓縮放。存儲器500 進一步包含字線邏輯504，字線邏輯504包含電平移位器/電路506 (例如，圖3中的電路 302)，以縮放字線508到514上的電壓。字線邏輯504經(jīng)配置以根據(jù)從控制514接收的控 制來選擇存儲器陣列的字線(行)。舉例來說，如果計算裝置將向存儲器單元502的右上方 存儲器單元寫入，那么字線邏輯504選擇Wl<3>514以存取包含既定存儲器單元的行?？刂?14可接收時鐘信號534、計算裝置將存取的存儲器單元的存儲器地址518， 和用以確定裝置是要向存儲器單元寫入還是從存儲器單元讀取的讀取/寫入信號520。除 了向字線邏輯504發(fā)送控制信號以外，控制514還經(jīng)配置以向MUX/Demux輸入/輸出邏輯 516發(fā)送控制信號。邏輯516經(jīng)配置以接收待寫入到存儲器500的數(shù)據(jù)532，并發(fā)送待從存儲器500 讀取的數(shù)據(jù)532。邏輯516經(jīng)配置以選擇包含待存取的存儲器單元502的位線522到528。 舉例來說，如果待存取存儲器單元502的右上方存儲器單元，那么邏輯516選擇bl3528。邏 輯516進一步依據(jù)是要執(zhí)行讀取還是寫入來確定將接收還是發(fā)送數(shù)據(jù)532。在存儲器500 中，邏輯516包含電平移位器/電路530。在一個實施例中，電平移位器/電路530可為用 于縮放BL電壓的電路302。參看圖6的視圖，存儲器600類似于圖5的視圖中的存儲器500，區(qū)別在于字線邏 輯504和MUX/Demux邏輯516不包含電平移位器/電路506或530。相反，電壓電平在被 邏輯504或516接收之前可降低，邏輯504或516使用所述電壓來形成字線602到608和 位線610到616。舉例來說，可將待由邏輯504和516接收的電力軌(power rail)設定為 0. 8v而不是1. 0v。在一個實施例中，單獨的分壓器使邏輯504和516接收到的電壓降低以 產(chǎn)生WL和BL信號(例如，從l.Ov到0.8v)。因此，在讀取和寫入兩者期間，用于邏輯1的 WL和BL電壓電平小于用于Vdd的邏輯1電壓電平。攜載降低的電壓的電力軌可由其它芯 片上組件進一步使用。因此，在一個實施例中，WL和BL是與其它組件相同的電壓電平。存儲器單元502仍包含電平移位器/電路402以對存儲器單元的Vddmem進行電 壓縮放。因此，存儲器單元502的S匪維持在高電平。在所述實施例中，Vddmem可僅耦合 到存儲器單元502。一個優(yōu)點是電路(包含字線和位線)減去存儲器陣列可使用共同降低 的電壓電平，其可低于存儲器陣列使用的電壓電平。存儲器陣列保持在較高的電壓電平，因 此包含電壓縮放電路，如單元穩(wěn)定性所確定。示范性存儲器的實例操作方法圖7到圖8分別是說明圖5到圖6的示范性存儲器的實例操作方法的流程圖。圖 7的流程圖說明用于對圖5的存儲器500的WL和BL電壓以及電源電壓Vddmem選擇性地進 行電壓縮放的方法。在702處開始，字線邏輯504選擇字線508到514，且邏輯516選擇位 線522到528，以存取由Addr<N:0>518尋址的存儲器單元。前進到704，邏輯516依據(jù)讀取 /寫入信號520來確定計算裝置是否將執(zhí)行從選定存儲器單元的讀取。如果將執(zhí)行讀取，那么在706中，字線邏輯504對WL電壓進行縮放，且邏輯516對BL電壓進行縮放。在讀取 期間的縮放的一個實施例中，電平移位器506和530包含圖3的電路302以對WL和BL電 壓進行縮放。將pwr_mode wl 304設定為邏輯1，且將WL 114或BL縮放成由cnt [η:0] 306 確定的電平。在對WL和BL電壓進行縮放后，在708中，存儲器500存取選定存儲器單元并 輸出數(shù)據(jù)532。如果在704中將不執(zhí)行讀取(即，將執(zhí)行寫入)，那么在710中，存儲器單元的電 路402(圖4)對電源電壓Vddmem進行縮放。在寫入期間的縮放的一個實施例中，存儲器單 元502中的每一存儲器單元可耦合到圖4中的電路402以對Vddmem 108進行縮放。因此， wren 404是邏輯1 (寫入)，且pwrjnode 406是邏輯1以啟用縮放。Cnt [η:0] 408接著通過 控制可變晶體管W[n:0]412來確定Vddmem 108的經(jīng)縮放的電壓電平。前進到712，存儲器 500使用用于選定存儲器單元的經(jīng)縮放的Vddmem 108將數(shù)據(jù)532寫入到選定存儲器單元。圖8的流程圖說明用于對圖6的存儲器600的電源電壓Vddmem選擇性地進行電 壓縮放的方法。在802處開始，存儲器500可經(jīng)由例如分壓器使待用于WL和BL的電壓降 低。邏輯504和516因此可使用降低的電壓電平經(jīng)由圖2中的常規(guī)電路202輸出WL和BL 電壓。因此，在存儲器的一個實施例中，當Vdd是邏輯1時(包含在存儲器寫入期間)，WL 和BL電壓小于Vdd。因為所述實施例的緣故，通過對存儲器單元502處的Vddmem 108進行 電壓縮放，在讀取和寫入期間的噪聲容限保持在可接受的水平。前進到804，字線邏輯504 選擇字線602到608，且邏輯516選擇位線610到616以存取由AddKN:0>518尋址的存儲 器單元。前進到806，邏輯516依據(jù)讀取/寫入信號520確定計算裝置是否將執(zhí)行從選定存 儲器單元的讀取。如果將執(zhí)行讀取，那么在808中，存儲器600存取選定存儲器單元且輸出 數(shù)據(jù)532。因此，在讀取期間存儲器單元上的Vdd不被縮放。如果在806中將不執(zhí)行讀取(即，將執(zhí)行寫入)，那么在810中，耦合到選定存儲器 單元的電路402(圖4)對電源電壓Vddmem進行縮放。在寫入期間的縮放的一個實施例中， 存儲器單元502中的每一存儲器單元可耦合到圖4中的電路402以對VddmemlOS進行縮放。 因此，wren 404是邏輯1 (寫入)，且pwr_mode 406是邏輯1以啟用縮放。Cnt[n:0]408接 著通過控制可變晶體管W[n:0]412來確定Vddmem 108的經(jīng)縮放的電壓電平。前進到812， 存儲器600使用用于選定存儲器單元502的經(jīng)縮放的Vddmem 108將數(shù)據(jù)532寫入到選定 存儲器單元502。包含上述特征的實例裝置如上文描述的低功率高良率存儲器可包含在任何處理裝置(包含存儲器，例如 SRAM)中。雖然將低功率高良率存儲器說明為包含在數(shù)字信號處理器中，但低功率高良率存 儲器可在計算裝置中的處理器外部(例如，單獨的隨機存取存儲器)。圖9到圖13的一般 視圖說明可并入有低功率高良率存儲器以用于在存儲器讀取和寫入期間進行電壓縮放的 實例裝置。圖9是說明便攜式通信裝置900的示范性實施例的視圖。如圖9的一般視圖中 所說明，便攜式通信裝置包含芯片上系統(tǒng)902，所述芯片上系統(tǒng)902包含數(shù)字信號處理器 (DSP)904。圖9的一般視圖還展示顯示控制器906，其耦合到數(shù)字信號處理器(DSP)904和 顯示器908。此外，輸入裝置910耦合到DSP 904。如圖所示，存儲器912耦合到DSP 904。
10此外，編碼器/解碼器(CODEC) 914可耦合到DSP 904。揚聲器916和麥克風918可耦合到 CODEC 914。圖9的一般視圖進一步說明無線控制器920，其耦合到數(shù)字信號處理器904和無線 天線922。在特定實施例中，電源924耦合到芯片上系統(tǒng)902。此外，在特定實施例中，如圖 9中說明，顯示器926、輸入裝置930、揚聲器916、麥克風918、無線天線922和電源924在芯 片上系統(tǒng)902外部。然而，其每一者耦合到芯片上系統(tǒng)902的組件。在特定實施例中，DSP 904包含如圖5和圖6中描述的低功率高良率存儲器962，以便在存儲器存取期間降低功率 損耗。在另一實施例中，存儲器912可為圖5和圖6中描述的低功率高良率存儲器。圖10是說明蜂窩式電話1000的示范性實施例的視圖。如圖所示，蜂窩式電話1000 包含芯片上系統(tǒng)1002，所述芯片上系統(tǒng)1002包含耦合在一起的數(shù)字基帶處理器1004和模 擬基帶處理器1006。在特定實施例中，數(shù)字基帶處理器1004是數(shù)字信號處理器。如圖10 的一般視圖中說明，顯示控制器1008和觸摸屏控制器1010耦合到數(shù)字基帶處理器1004。 在芯片上系統(tǒng)1002外部的觸摸屏顯示器1012又耦合到顯示控制器1008和觸摸屏控制器 1010。圖10的一般視圖進一步說明視頻編碼器1014(例如，正交平衡調(diào)幅逐行倒相 (PAL)編碼器、行輪換調(diào)頻(sequential couleur a memo ire, SECAM)編碼器或正交平衡調(diào) 幅(NTSC)編碼器)耦合到數(shù)字基帶處理器1004。此外，視頻放大器1016耦合到視頻編碼 器1014和觸摸屏顯示器1012。并且，視頻端口 1018耦合到視頻放大器1016。如圖10的 一般視圖中描繪，通用串行總線(USB)控制器1020耦合到數(shù)字基帶處理器1004。并且，USB 端口 1022耦合到USB控制器1020。存儲器1024和訂戶身份模塊(SIM)卡1026也可耦合 到數(shù)字基帶處理器1004。此外，如圖10的一般視圖中所示，數(shù)碼相機1028可耦合到數(shù)字基 帶處理器1004。在示范性實施例中，數(shù)碼相機1028是電荷耦合裝置(CXD)相機或互補金 屬-氧化物半導體(CMOS)相機。如圖10的一般視圖中進一步說明，立體聲音頻CODEC 1030可耦合到模擬基帶處 理器1006。此外，音頻放大器1032可耦合到立體聲音頻CODEC 1030。在示范性實施例中， 第一立體聲揚聲器1034和第二立體聲揚聲器1036耦合到音頻放大器1032。麥克風放大器 1038也可耦合到立體聲音頻CODEC 1030。此外，麥克風1040可耦合到麥克風放大器1038。 在特定實施例中，調(diào)頻(FM)無線電調(diào)諧器1042可耦合到立體聲音頻CODEC 1030。并且， FM天線1044耦合到FM無線電調(diào)諧器1042。此外，立體聲耳機1046可耦合到立體聲音頻 CODEC 1030。圖10的一般視圖進一步說明射頻(RF)收發(fā)器1048可耦合到模擬基帶處理器 1006。RF開關(guān)1050可耦合到RF收發(fā)器1048和RF天線1052。小鍵盤1054可耦合到模擬 基帶處理器1006。并且，具有麥克風的單聲道頭戴受話器1056可耦合到模擬基帶處理器 1006。此外，振動器裝置1058可耦合到模擬基帶處理器1006。圖10的一般視圖還展示電 源1060可耦合到芯片上系統(tǒng)1002。在特定實施例中，電源1060是直流(DC)電源，其向蜂 窩式電話1000的各個組件提供電力。此外，在特定實施例中，所述電源是可再充電的DC電 池或從交流電(AC)導出到耦合到AC電源的DC變壓器的DC電源。如圖10的一般視圖中所描繪，觸摸屏顯示器1012、視頻端口 1018、USB端口 1022、 相機1028、第一立體聲揚聲器1034、第二立體聲揚聲器1036、麥克風1040、FM天線1044、立
11體聲耳機1046、RF開關(guān)1048、RF天線1050、小鍵盤1052、單聲道頭戴受話器1056、振動器 1058和電源1060可在芯片上系統(tǒng)1002外部。在特定實施例中，數(shù)字基帶處理器1004可包 含多模式寄存器堆1060，以便在寄存器堆1060不處于第一模式(不存儲用于有效線程的操 作數(shù))時存儲例如分支預測信息。在特定實施例中，DSP 1004包含如圖5和圖6中描述的 低功率高良率存儲器1062，以便在存儲器存取期間降低功率損耗。在另一實施例中，存儲器 1024可為如圖5和圖6中描述的低功率高良率存儲器。圖11是說明無線因特網(wǎng)協(xié)議(IP)電話1100的示范性實施例的視圖。如圖所 示，無線IP電話1100包含芯片上系統(tǒng)1102，所述芯片上系統(tǒng)1102包含數(shù)字信號處理器 (DSP) 1104。顯示控制器1106可耦合到DSP1104，且顯示器1108耦合到顯示控制器1106。 在示范性實施例中，顯示器1108是液晶顯示器(IXD)。圖11進一步展示小鍵盤1110可耦 合到 DSP 1104。快閃存儲器1112可耦合到DSPl 104。同步動態(tài)隨機存取存儲器(SDRAM) 1114、靜態(tài) 隨機存取存儲器(SRAM) 1116和電可擦除可編程只讀存儲器(EEPROM) 1118也可耦合到DSP 1104。圖11的一般視圖還展示發(fā)光二極管(LED) 1120可耦合到DSP 1104。此外，在特定實 施例中，語音CODEC 1122可耦合到DSP 1104。放大器1124可耦合到語音CODEC 1122，且 單聲道揚聲器1126可耦合到放大器1124。圖11的一般視圖進一步說明耦合到語音CODEC 1122的單聲道頭戴受話器1128。在特定實施例中，單聲道頭戴受話器1128包含麥克風。無線局域網(wǎng)(WLAN)基帶處理器1130可耦合到DSP 1104。RF收發(fā)器1132可耦 合到WLAN基帶處理器1130，且RF天線1134可耦合到RF收發(fā)器1132。在特定實施例中， 藍牙控制器1136也可耦合到DSP 1104，且藍牙天線1138可耦合到控制器1136。圖11的 一般視圖還展示USB端口 1140也可耦合到DSP 1104。此外，電源1142耦合到芯片上系統(tǒng) 1102，并向無線IP電話1100的各個組件提供電力。如圖11的一般視圖中指示，顯示器1108、小鍵盤1110、LED 1120、單聲道揚聲器 1126、單聲道頭戴受話器1128、RF天線1134、藍牙天線1138、USB端口 1140和電源1142可 在芯片上系統(tǒng)1102外部且耦合到芯片上系統(tǒng)1102的一個或一個以上組件。在特定實施例 中，DSP 1104包含如圖5和圖6中描述的低功率高良率存儲器1162，以便在存儲器存取期 間降低功率損耗。在另一實施例中，SDRAM 1114和/或SRAM 1116可為如圖5和圖6中描 述的低功率高良率存儲器。圖12是說明便攜式數(shù)字助理(PDA) 1200的示范性實施例的視圖。如圖所示，PDA1200包含芯片上系統(tǒng)1202，所述芯片上系統(tǒng)1202包含數(shù)字信號處理器 (DSP) 1204。觸摸屏控制器1206和顯示控制器1208耦合到DSP 1204。此外，觸摸屏顯示器 1210耦合到觸摸屏控制器1206并耦合到顯示控制器1208。圖12的一般視圖還展示小鍵 盤1212可耦合到DSP 1204。在特定實施例中，立體聲音頻CODEC 1226可耦合到DSP 1204。第一立體聲放大器 1228可耦合到立體聲音頻CODEC 1226，且第一立體聲揚聲器1230可耦合到第一立體聲放 大器1228。此外，麥克風放大器1232可耦合到立體聲音頻CODEC 1226，且麥克風1234可 耦合到麥克風放大器1232。圖12的一般視圖進一步展示第二立體聲放大器1236可耦合到 立體聲音頻C0DEC1226，且第二立體聲揚聲器1238可耦合到第二立體聲放大器1236。在特 定實施例中，立體聲耳機1240也可耦合到立體聲音頻CODEC 1226。
圖12的一般視圖還說明802. 11控制器1242可耦合到DSP 1204，且802. 11天線 1244可耦合到802. 11控制器1242。此外，藍牙控制器1246可耦合到DSP 1204，且藍牙天 線1248可耦合到藍牙控制器1246。USB控制器1250可耦合到DSP 1204，且USB端口 1252 可耦合到USB控制器1250。此外，智能卡1254(例如，多媒體卡(MMC)或安全數(shù)字卡(SD)) 可耦合到DSP 1204。此外，電源1256可耦合到芯片上系統(tǒng)1202，且可向PDA1200的各個組 件提供電力。如圖12的一般視圖中指示，顯示器1210、小鍵盤1212、IrDA端口 1222、數(shù)碼相 機1224、第一立體聲揚聲器1230、麥克風1234、第二立體聲揚聲器1238、立體聲耳機1240、 802. 11天線1244、藍牙天線1248、USB端口 1252和電源1250可在芯片上系統(tǒng)1202外部， 且耦合到芯片上系統(tǒng)上的一個或一個以上組件。在特定實施例中，DSP 1204包含如圖5和 圖6中描述的低功率高良率存儲器1262，以便在存儲器存取期間降低功率損耗。在另一實 施例中，SDRAM 1218和/或SRAM(未圖示)可為如圖5和圖6中描述的低功率高良率存儲
ο圖13是說明音頻文件播放器(例如，MP3播放器)1300的示范性實施例的視圖。 如圖所示，音頻文件播放器1300包含芯片上系統(tǒng)1302，所述芯片上系統(tǒng)1302包含數(shù)字信 號處理器(DSP) 1304。顯示控制器1306可耦合到DSP 1304，且顯示器1308耦合到顯示控 制器1306。在示范性實施例中，顯示器1308是液晶顯示器(IXD)。小鍵盤1310可耦合到 DSP 1304。如圖13的一般視圖中進一步描繪，快閃存儲器1312和只讀存儲器(ROM) 1314可 耦合到DSP 1304。此外，在特定實施例中，音頻CODEC 1316可耦合到DSP 1304。放大器 1318可耦合到音頻CODEC 1316，且單聲道揚聲器1320可耦合到放大器1318。圖13的一般 視圖進一步指示，麥克風輸入1322和立體聲輸入1324也可耦合到音頻CODEC 1316。在特 定實施例中，立體聲耳機1326也可耦合到音頻CODEC 1316。USB端口 1328和智能卡1330可耦合到DSP 1304。此外，電源1332可耦合到芯片 上系統(tǒng)1302，且可向音頻文件播放器1300的各個組件提供電力。如圖13的一般視圖中指示，顯示器1308、小鍵盤1310、單聲道揚聲器1320、麥克 風輸入1322、立體聲輸入1324、立體聲耳機1326、USB端口 1328和電源1332在芯片上系 統(tǒng)1302外部，且耦合到芯片上系統(tǒng)1302上的一個或一個以上組件。在特定實施例中，DSP 1304包含如圖5和圖6中描述的低功率高良率存儲器1362，以便在存儲器存取期間降低功 率損耗。在另一實施例中，耦合到DSP 1304的存儲器(未圖示)可為如圖5和圖6中描述 的低功率高良率存儲器。Μ 已僅出于說明和描述的目的呈現(xiàn)了對本文揭示的發(fā)明性概念的實施例的以上描 述，且不希望其是詳盡的或?qū)⒈疚慕沂镜陌l(fā)明性概念限于所揭示的精確形式。在不偏離本 文揭示的發(fā)明性概念的精神和范圍的情況下，所屬領(lǐng)域的技術(shù)人員了解眾多修改和改動。
權(quán)利要求
一種系統(tǒng)，其包括存儲器單元，其經(jīng)配置以接收存儲器電源電壓；以及存儲器電源電壓控制電路，其經(jīng)配置以針對對所述存儲器單元的寫入而將所述存儲器電源電壓從第一存儲器電源電壓電平修改為第二存儲器電源電壓電平。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其進一步包括字線控制邏輯，其耦合到所述存儲器單元，其中所述字線控制邏輯經(jīng)配置以輸出字線 電壓；以及字線電壓控制電路，其經(jīng)配置以針對從所述存儲器單元的讀取而將所述字線電壓從第 一字線電壓電平修改為第二字線電壓電平。
3.根據(jù)權(quán)利要求2所述的系統(tǒng)，其中所述字線電壓控制電路是分壓器。
4.根據(jù)權(quán)利要求2所述的系統(tǒng)，其中所述字線電壓控制電路包含啟用輸入，所述啟用 輸入經(jīng)配置以使得所述字線電壓控制電路能夠修改所述字線電壓。
5.根據(jù)權(quán)利要求2所述的系統(tǒng)，其中所述字線電壓控制電路包含選擇輸入，以確定所 述第二字線電壓電平。
6.根據(jù)權(quán)利要求2所述的系統(tǒng)，其進一步包括位線控制邏輯，其可耦合到所述存儲器單元，其中所述位線控制邏輯經(jīng)配置以輸出位 線電壓；以及位線電壓控制電路，其經(jīng)配置以針對從所述存儲器單元的讀取而將所述字線電壓從第 一位線電壓電平修改為第二位線電壓電平。
7.根據(jù)權(quán)利要求4所述的系統(tǒng)，其中所述位線電壓控制電路是分壓器。
8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器電源電壓控制電路包含啟用輸入，所 述啟用輸入經(jīng)配置以使得所述存儲器電源電壓控制電路能夠修改所述存儲器電源電壓。
9.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器電源電壓控制電路包含選擇輸入，以 確定所述第二存儲器電源電壓電平。
10.根據(jù)權(quán)利要求1所述的系統(tǒng)，其進一步包括第二存儲器單元，其用以接收第二存儲器電源電壓；以及第二存儲器電源電壓控制電路，其經(jīng)配置以針對對所述存儲器單元的寫入而將所述第 二存儲器電源電壓維持在所述第一存儲器電源電壓電平。
11.一種方法，其包括針對對存儲器單元的寫入而將所述存儲器單元的存儲器電源電壓從第一存儲器電源 電壓電平修改為第二存儲器電源電壓電平；以及使用處于所述第二存儲器電源電壓電平的所述存儲器電源電壓來執(zhí)行對所述存儲器 單元的所述寫入。
12.根據(jù)權(quán)利要求11所述的方法，其進一步包括針對從所述存儲器單元的讀取而將可耦合到所述存儲器單元的字線控制邏輯的字線 電壓從第一字線電壓電平修改為第二字線電壓電平。
13.根據(jù)權(quán)利要求12所述的方法，其進一步包括針對對所述存儲器單元的寫入而將所 述字線電壓從所述第一字線電壓電平修改為所述第二字線電壓電平。
14.根據(jù)權(quán)利要求12所述的方法，其進一步包括依據(jù)字線選擇輸入確定用于所述字線電壓的所述第二字線電壓電平。
15.根據(jù)權(quán)利要求12所述的方法，其進一步包括針對從所述存儲器單元的讀取而將可耦合到所述存儲器單元的位線控制邏輯的位線 電壓從第一位線電壓電平修改為第二位線電壓電平。
16.根據(jù)權(quán)利要求12所述的方法，其進一步包括針對對所述存儲器單元的寫入而將所 述位線電壓從所述第一位線電壓電平修改為所述第二位線電壓電平。
17.根據(jù)權(quán)利要求11所述的方法，其進一步包括依據(jù)存儲器電源選擇輸入確定用于所 述存儲器電源電壓的所述第二存儲器電源電壓電平。
18.一種系統(tǒng)，其包括用于針對對存儲器單元的寫入而將所述存儲器單元的存儲器電源電壓從第一存儲器 電源電壓電平修改為第二存儲器電源電壓電平的裝置；以及用于使用處于所述第二存儲器電源電壓電平的所述存儲器電源電壓來執(zhí)行對所述存 儲器單元的所述寫入的裝置。
19.根據(jù)權(quán)利要求18所述的系統(tǒng)，其進一步包括用于針對從所述存儲器單元的讀取而將可耦合到所述存儲器單元的字線控制邏輯的 字線電壓從第一字線電壓電平修改為第二字線電壓電平的裝置。
20.根據(jù)權(quán)利要求18所述的系統(tǒng)，其進一步包括用于針對從所述存儲器單元的讀取而將可耦合到所述存儲器單元的位線控制邏輯的 位線電壓從第一位線電壓電平修改為第二位線電壓電平的裝置。
全文摘要
本發(fā)明描述一種用于低功率高良率存儲器的系統(tǒng)。所述系統(tǒng)包含經(jīng)配置以接收存儲器電源電壓(108)的存儲器單元。所述系統(tǒng)進一步包含經(jīng)配置以針對對所述存儲器單元的寫入而將所述存儲器電源電壓(108)從第一存儲器電源電壓電平(206)修改為第二存儲器電源電壓電平(416)的存儲器電源電壓控制電路(402)。此外，所述系統(tǒng)包括用于針對對所述存儲器單元的寫入而降低字線選擇電平的裝置。
文檔編號G11C11/417GK101903954SQ200880121041
公開日2010年12月1日 申請日期2008年11月7日 優(yōu)先權(quán)日2007年11月8日
發(fā)明者貝克爾·S·穆罕默德 申請人:高通股份有限公司