一種容軟錯誤的粗粒度可重構(gòu)陣列的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及容錯處理器結(jié)構(gòu)設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種容軟錯誤的粗粒度可重構(gòu)陣列。
【背景技術(shù)】
[0002]軟錯誤(Soft Error)指集成電路由于粒子福射等原因造成的電路存儲信息發(fā)生隨機(jī)翻轉(zhuǎn)的現(xiàn)象。在地面環(huán)境下，粒子輻射主要來源于封裝材料中的鈾和釷的放射性同位素殘留、高能宇宙射線帶來的中子輻射、集成電路磷硼硅酸鹽玻璃材料中的硼10同位素等；在大氣層外則還包括太陽風(fēng)帶來的大量帶電粒子。軟錯誤雖然不會直接造成集成電路的硬損傷，但它會嚴(yán)重影響電路的正常運(yùn)行并造成數(shù)據(jù)的損壞。有研究指出，集成電路中軟錯誤發(fā)生的概率可以達(dá)到柵穿等故障發(fā)生概率的5000倍以上，并成為航天器電子系統(tǒng)故障的首要原因。軟錯誤對地面環(huán)境下電子器件的可靠性同樣會造成影響，例如1976年在Cray-Ι大型計(jì)算機(jī)中首次觀察到了軟錯誤的發(fā)生，而最新的報(bào)道則顯示對于當(dāng)前的高端服務(wù)器來說軟錯誤可達(dá)到每天發(fā)生一次的強(qiáng)度。隨著工藝技術(shù)的進(jìn)步，集成電路對于軟錯誤日益敏感，最近的研究發(fā)現(xiàn)原來屬于輕粒子領(lǐng)域本來無害的u介子對于65nm以下的先進(jìn)工藝也會導(dǎo)致軟錯誤。在近年的國際半導(dǎo)體技術(shù)路線圖1TRS中，軟錯誤一直被列為集成電路可靠性所面臨的主要挑戰(zhàn)之一。如上所述，不僅運(yùn)行在空間等惡劣環(huán)境下的微控制器等器件，甚至包括民用領(lǐng)域運(yùn)行關(guān)鍵應(yīng)用的大型主機(jī)/服務(wù)器、高性能主干網(wǎng)絡(luò)等的核心部件也必須考慮軟錯誤防護(hù)的問題。
[0003]隨著微電子工藝技術(shù)的發(fā)展，片上集成度快速提升，當(dāng)前處理器架構(gòu)的發(fā)展已經(jīng)從追求主頻的提升轉(zhuǎn)向如何更好利用日益豐富的片上系統(tǒng)資源。可重構(gòu)計(jì)算架構(gòu)是異于傳統(tǒng)馮諾依曼結(jié)構(gòu)的一種計(jì)算架構(gòu)，它通過靜態(tài)或動態(tài)更改電路結(jié)構(gòu)以及連接關(guān)系的方法來改變電路功能，這與通過改變所執(zhí)行的指令流來改變功能的馮諾依曼架構(gòu)形成顯著區(qū)另IJ。靜態(tài)的可重構(gòu)架構(gòu)目前主要以FPGA為代表，已經(jīng)發(fā)展較為成熟，其最基本的處理元素是邏輯門，重構(gòu)靈活性高，但具有需要大量配置數(shù)據(jù)、配置時間較長、運(yùn)算功耗較高、芯片面積較大等缺點(diǎn)。與其對應(yīng)的是動態(tài)粗粒度可重構(gòu)計(jì)算架構(gòu)(Coarse-Grain ReconfigurableArchitectures, CGRA)，其所謂動態(tài)，指的是該結(jié)構(gòu)可以在計(jì)算過程中間改變電路結(jié)構(gòu)及功能，相比靜態(tài)可重構(gòu)的FPGA更為靈活；所謂粗粒度，指的是功能的改變至少以一個字節(jié)(8bit)及以上為單位的粒度，而不是像FPGA以位(bit)為單位的細(xì)粒度重構(gòu)。粗粒度可重構(gòu)帶來的好處是配置信息的量會大大降低，從而降低了重構(gòu)時的代價?？梢哉f，CGRA擁有通用處理器(GPP)的靈活性和專用集成電路(ASIC)的高效性相比，其配置數(shù)據(jù)量大為減少，配置靈活性更強(qiáng)，應(yīng)用開發(fā)難度更低，適宜應(yīng)用在包括高效能計(jì)算、高速信號處理、數(shù)據(jù)密集與計(jì)算密集的領(lǐng)域?；谂渲昧鞯倪\(yùn)行方式可以繞過國外的專利和技術(shù)壁皇。
[0004]CGRA的研究方興未艾，應(yīng)用領(lǐng)域逐步擴(kuò)大，不過在傳統(tǒng)的對可靠性要求極高的空間領(lǐng)域，仍然以傳統(tǒng)的抗輻照加固微處理器和ASIC為主。為大量不同應(yīng)用設(shè)計(jì)專門的抗輻照加固ASIC無論在時間上還是投入成本上都不經(jīng)濟(jì)，而微處理器在處理高吞吐量的應(yīng)用時處理能力捉襟見肘。因而，近期西方國家已經(jīng)開始了將CGRA引入空間等高可靠計(jì)算領(lǐng)域的嘗試，并取得了初步的成果。
[0005]但是，粗粒度可重構(gòu)架構(gòu)在軟錯誤方面的研究還是一個比較新的問題，相關(guān)研究很少。如Jafri S.M.A.H.等通過基于余3碼的并行錯誤檢測偵測軟錯誤的發(fā)生，然后通過重新執(zhí)行發(fā)生錯誤的操作來進(jìn)行錯誤恢復(fù)(參見:Jafri S.M.A.Η., Piestrak
S.J.,Sentieys 0., Pi 1lement S.Design of a Fault-Tolerant Coarse-GrainedReconfigurable Architecture: A Case Study.11th Internat1nal Symposium onQuality Electronic Design (ISQED，10).2010:845-852)。他們對圖 1 所示的 DART 架構(gòu)改造，主要思路是利用余3碼對數(shù)據(jù)存儲器中的數(shù)據(jù)進(jìn)行編碼，然后將額外產(chǎn)生的編碼位存儲在數(shù)據(jù)存儲器中，然后利用具有錯誤檢測能力的RDP檢測軟錯誤是否已經(jīng)發(fā)生，如果發(fā)生就重新執(zhí)行剛剛產(chǎn)生軟錯誤的操作。改造后的容錯粗粒度可重構(gòu)架構(gòu)如圖2所示，可以看出，其在頂部增加了產(chǎn)生余3碼的模塊以及檢測位，中間的可重構(gòu)單元RDP1-6都已經(jīng)被替換成了具有自檢測能力的可重構(gòu)單元。其報(bào)告的硬件代價大約為18?98%，已經(jīng)大大優(yōu)于雙模冗余帶來的100%硬件代價，更不用說三模冗余的200%以上的硬件代價。再如Alnajjar D.等通過仔細(xì)設(shè)計(jì)的電路結(jié)構(gòu)，可以靈活支持雙模冗余DMR、三模冗余TMR等具有不同可靠性和代價的加固措施，提出如圖3所示的容錯粗粒度可重構(gòu)架構(gòu)的結(jié)構(gòu)框圖(參見:Alnaj jar D., Konoura Η., Younghun Κ., Mitsuyama Y., HashimotoΜ., Onoye T.1mplementing Flexible Reliability in a Coarse-Grained ReconfigurableArchitecture[J].Very Large Scale Integrat1n(VLSI)Systems, IEEE Transact1nson, 2013, 21 (12):2165-2178)。該可重構(gòu)陣列被組織為一個二維網(wǎng)格形式的陣列架構(gòu)，稱為Cluster Array，網(wǎng)格中的每個單元稱為一個Cluster ;每個Cluster內(nèi)部包含四個執(zhí)行單元，稱為Cell ;每個Cell對應(yīng)3個配置寄存器ConfMem。通過這些冗余的硬件資源，實(shí)現(xiàn)了對軟錯誤的檢測和恢復(fù)。以三模冗余(TMR)為例，其配置方案如圖4所示?？梢钥闯?，在TMR下，通過大量的冗余解決了軟錯誤檢測和恢復(fù)的問題。首先，利用三個Cell將同一計(jì)算功能進(jìn)行TMR，三個Cell的輸出結(jié)果通過輸出端的表決器表決得到一份正確的結(jié)果；具體到某一 Cell內(nèi)部，其配置存儲器同樣進(jìn)行了 TMR，然后配置信息通過表決器VC以及選擇器Selector，只有表決后正確的配置信息才會進(jìn)入執(zhí)行單元進(jìn)行執(zhí)行，很好的保護(hù)了配置信息。當(dāng)然通過改變配置方案，還可以支持其它代價更低的容軟錯誤方案。
[0006]但是，上述的現(xiàn)有技術(shù)具有以下兩個缺點(diǎn):
[0007]1、延遲代價過高:以DART架構(gòu)為例，其余3碼的生成以及軟錯誤檢測電路都需要復(fù)雜的多級組合邏輯實(shí)現(xiàn)，錯誤檢測出來后還需要重復(fù)執(zhí)行以進(jìn)行錯誤恢復(fù)，引入了過高的時間延遲；
[0008]2、硬件復(fù)雜度高，不夠靈活:以DART架構(gòu)為例，其存儲器、算術(shù)邏輯單元ALU、乘累加單元MA都需要特殊設(shè)計(jì)，而當(dāng)應(yīng)用于對軟錯誤防護(hù)無要求的環(huán)境時，這些額外的硬件電路仍會工作；而其它研究也才能在專門設(shè)計(jì)的TMR、DMR硬件資源引入硬件代價過高的問題。
[0009]因此，本領(lǐng)域的技術(shù)人員致力于開發(fā)一種容軟錯誤的粗粒度可重構(gòu)陣列，能容軟錯誤、支持三模冗余TMR且延遲代價低、靈活性強(qiáng)、硬件代價低。

【發(fā)明內(nèi)容】

[0010]為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種容軟錯誤的粗粒度可重構(gòu)陣列，接收陣列的輸入數(shù)據(jù)和陣列的配置信息，其特征在于，包括成m行η列排布的mXη個執(zhí)行單元；
[0011]所述執(zhí)行單元包括第一多路復(fù)用器、第二多路復(fù)用器、第三多路復(fù)用器、運(yùn)算器和寄存器堆；在第i行的任意一個所述執(zhí)行單元中，1 ^ i ^ m,
[0012]所述第一多路復(fù)用器、所述第二多路復(fù)用器和所述第三多路復(fù)用器的第一輸入端皆用于接收所述陣列的輸入數(shù)據(jù)；
[0013]所述第一多路復(fù)用器、所述第二多路復(fù)用器和所述第三多路復(fù)用器的第二輸入端對應(yīng)地與所述本地寄存器堆的第一、第二和第三輸出端相連；
[0014]當(dāng)2 < i < m，所述第一多路復(fù)用器、所述第二多路復(fù)用器和所述第三多路復(fù)用器的第三輸入端分別地通過行交叉開關(guān)連接到第i_l行所述執(zhí)行單元中的所述運(yùn)算器的輸出端；當(dāng)i = 1，所述第一多路復(fù)用器、所述第二多路復(fù)用器和所述第三多路復(fù)用器的第三輸入端皆空接；
[0015]所述第一多路復(fù)用器、所述第二多路復(fù)用器和所述第三多路復(fù)用器的控制端皆用于接收所述陣列的配置信息中的選擇信號；
[0016]所述第一多路復(fù)用器的輸出端連接到所述運(yùn)算器的第一輸入端，所述第二多路復(fù)用器的輸出端連接到所述運(yùn)算器的第二輸入端，所述第三多路復(fù)用器的輸出端連接到所述運(yùn)算器的第三輸入端；
[0017]所述運(yùn)算器的控制端用于接收所述陣列的配置信息中的運(yùn)算指令，并根據(jù)所述運(yùn)算指令中不同位域的信息控制所述第一、第二、第三輸入端的數(shù)據(jù)來源，所述運(yùn)算器根據(jù)其所述第一、第二、第三輸入端的輸入和所述運(yùn)算指令進(jìn)行運(yùn)算