一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及抑制信號串擾噪聲領(lǐng)域，具體地說是一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法。
【背景技術(shù)】
[0002]目前，Server主板設(shè)計都是以高速高密度互連方式進行l(wèi)ayout布線，這樣，當系統(tǒng)傳輸信號速度較高，走線數(shù)量較多，同時，受PCB板結(jié)構(gòu)空間限制，信號各走線隔離空間有限，且信號走線長度較大時，系統(tǒng)傳輸芯片終端感受到的串擾能量將會較大，因此，會引起信號接收誤碼率的提升，影響到信號傳輸質(zhì)量及系統(tǒng)的穩(wěn)定性。
[0003]如附圖1所示，通常Server主板系統(tǒng)傳輸互連時芯片TX或RX端的Pinout (英文全稱為Pinout，中文翻譯為引腳)引線方式是順序直連，這種方式布線較方便，線路原理圖也無需改變差分線引腳極性定義，可以縮短設(shè)計開發(fā)時間。但因信號走線長度增大，信號耦合間距變小，而造成芯片終端串擾能量的增大。如附圖2所示，通過理論分析，信號在傳輸路徑終端會呈現(xiàn)幅度較大的串擾噪聲，影響系統(tǒng)傳輸?shù)男盘柾暾再|(zhì)量。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的技術(shù)任務(wù)是針對以上不足，提供一種抑制信號串擾噪聲的芯片PINOUT設(shè)計方法，來解決信號走線長度增大、信號耦合間距變小而造成芯片終端串擾能量的增大的問題。
[0005]本發(fā)明的技術(shù)任務(wù)是按以下方式實現(xiàn)的:
一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法，所述芯片位于服務(wù)器主板上，芯片的發(fā)送端和接收端通過差分線連接，且差分線在芯片的發(fā)送端和接收端的耦合極性有180度的轉(zhuǎn)換。
[0006]所述發(fā)送端以差分對Pairl (A+，A-)，Pair2 (B+，B-)模式Pinout出線，接收端以差分對 Pairl (A+，A-)，Pair2 (B-，B+)模式 Pinout 進線。
[0007]本發(fā)明的一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法具有以下優(yōu)點:通過改變芯片Pinout出線順序，以便PCB傳輸路徑上信號串擾極性能進行180度旋轉(zhuǎn)，使其差分走線上串擾正負方向能量相互疊加抵消，降低芯片終端串擾噪聲影響。此種PCB走線設(shè)計方式，可以有效提升信號傳輸質(zhì)量，確保信號在高密高速長距離互連傳輸時，系統(tǒng)運行的穩(wěn)定性，提高了產(chǎn)品的設(shè)計質(zhì)量。
【附圖說明】
[0008]下面結(jié)合附圖對本發(fā)明進一步說明。
[0009]附圖1為實施例中傳統(tǒng)信號傳輸互連時芯片TX端或RX端的Pinout引線方式示意圖；
附圖2為實施例中差分走線串擾產(chǎn)生原理示意圖； 附圖3為實施例中Intel guideline允許芯片差分正負引腳極性互換示意圖；
附圖4為實施例中芯片引腳極性轉(zhuǎn)換后系統(tǒng)互連示意圖。
【具體實施方式】
[0010]參照說明書附圖和具體實施例對本發(fā)明的一種抑制信號串擾噪聲的芯片PINOUT設(shè)計方法作以下詳細地說明。
[0011]實施例:
本發(fā)明的一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法，芯片位于服務(wù)器主板上，芯片的發(fā)送端和接收端通過差分線連接，且對芯片的發(fā)送端和接收端進行正負極反轉(zhuǎn)，使得差分線在芯片的發(fā)送端和接收端的耦合極性有180度的轉(zhuǎn)換。
[0012]所述發(fā)送端以差分對Pairl (A+，A-)，Pair2 (B+，B-)模式Pinout出線，接收端以差分對 Pairl (A+，A-)，Pair2 (B-，B+)模式 Pinout 進線。
[0013]當發(fā)送端以差分對Pairl (A+，A_)，Pair2 (B+，B-)方式親合傳輸時，其遠端串擾噪聲為正脈沖，而當差分線以Pairl (A+，A-)，Pair2 (B-, B+)方式耦合傳輸時，其遠端串擾噪聲為負脈沖，從而使其差分走線上串擾正負方向能量相互疊加抵消，降低芯片終端串擾噪聲影響。
[0014]為降低PCB板高速差分走線之間相互串擾影響，在硬件原理線路圖設(shè)計時，以附圖3所示，對芯片TX端及發(fā)送端或RX差即接收端的引腳進行正負極性反轉(zhuǎn)，此類功能，針對Server主板上應(yīng)用的Intel平臺CPU都是支持的，以此，為后續(xù)PCB layout布線降低串擾噪聲影響奠定基礎(chǔ)。
[0015]當線路原理圖芯片引腳正負極性更話后，以按附圖4方式，進行PCB差分走線布線，可以有效降低串擾噪聲強度，其方案原理，可參考附圖3所示。差分線在TX和RX端的耦合極性進行了 180度轉(zhuǎn)換，這樣，串擾噪聲產(chǎn)生的正負能量相互抵消，有效的降低了串擾噪聲幅度，提高了系統(tǒng)傳輸質(zhì)量。
[0016]通過上面【具體實施方式】，所述技術(shù)領(lǐng)域的技術(shù)人員可容易的實現(xiàn)本發(fā)明。但是應(yīng)當理解，本發(fā)明并不限于上述的【具體實施方式】。在公開的實施方式的基礎(chǔ)上，所述技術(shù)領(lǐng)域的技術(shù)人員可任意組合不同的技術(shù)特征，從而實現(xiàn)不同的技術(shù)方案。除說明書所述的技術(shù)特征外，均為本專業(yè)技術(shù)人員的已知技術(shù)。
【主權(quán)項】
1.一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法，其特征在于所述芯片位于服務(wù)器主板上，芯片的發(fā)送端和接收端通過差分線連接，且差分線在芯片的發(fā)送端和接收端的耦合極性有180度的轉(zhuǎn)換。2.根據(jù)權(quán)利要求1所述的一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法，其特征在于所述發(fā)送端以差分對Pairl (A+，A-)，Pair2 (B+，B-)模式Pinout出線，接收端以差分對Pairl (A+，A-)，Pair2 (B-，B+)模式 Pinout 進線。
【專利摘要】本發(fā)明公開了一種抑制信號串擾噪聲的芯片Pinout設(shè)計方法，屬于抑制信號串擾噪聲領(lǐng)域，要解決信號走線長度增大、信號耦合間距變小而造成芯片終端串擾能量的增大的技術(shù)問題，采用的技術(shù)方案為：所述芯片位于服務(wù)器主板上，芯片的發(fā)送端和接收端通過差分線連接，且差分線在芯片的發(fā)送端和接收端的耦合極性有180度的轉(zhuǎn)換。
【IPC分類】G06F17/50
【公開號】CN105335587
【申請?zhí)枴緾N201510904498
【發(fā)明人】武寧, 李永翠
【申請人】浪潮電子信息產(chǎn)業(yè)股份有限公司
【公開日】2016年2月17日
【申請日】2015年12月9日