一種可變長度雷達脈沖數(shù)據(jù)緩存方法
【技術領域】
[0001] 本發(fā)明數(shù)據(jù)信號處理技術領域，具體是指應用于基帶可變長度雷達脈沖數(shù)據(jù)的緩 存。
【背景技術】
[0002] 數(shù)據(jù)緩存是信號處理領域的一種基本操作，在對大量實時數(shù)據(jù)進行存儲或運算 時，通常要先進行緩存，從而確保數(shù)據(jù)的正確處理。
[0003] 在雷達及其模擬回波信號的實時存儲中，傳統(tǒng)方法是用固定長度的兵鳥緩存區(qū)域 對數(shù)據(jù)進行兵鳥緩沖存儲，然后將緩存的數(shù)據(jù)傳輸至大容量存儲設備中。緩存兵鳥操作是 將數(shù)據(jù)流等時分配到兩個大小相同的數(shù)據(jù)緩沖存儲區(qū)：第一個緩存周期將輸入數(shù)據(jù)存儲到 緩沖存儲區(qū)A。第二個緩沖周期將數(shù)據(jù)輸入到緩沖存儲區(qū)B，同時將緩沖存儲區(qū)A中的緩存 數(shù)據(jù)傳輸至大容量數(shù)據(jù)存儲單元。第=個周期將再將輸入數(shù)據(jù)存儲到緩沖存儲區(qū)A，同時將 上一個周期存儲在緩沖存儲區(qū)B的數(shù)據(jù)送入到下一個數(shù)據(jù)處理單元，如此循環(huán)。如圖1所 /J、- 〇
[0004] 運種傳統(tǒng)的雷達及其模擬回波信號的兵鳥緩存方法只設及數(shù)據(jù)的寫入和讀取，沒 有緩存清零的操作，在雷達信號脈沖重復周期固定時能有效的實現(xiàn)數(shù)據(jù)緩存功能。但是，當 雷達脈沖信號的脈沖重復周期長度不固定時，導致存儲一組脈沖數(shù)據(jù)的時間不固定，導致 傳統(tǒng)的兵鳥緩存方法就不能滿足準確存儲數(shù)據(jù)的要求。通常會出現(xiàn)兩種錯誤：當正在寫入 的兵鳥緩沖存儲區(qū)A中的數(shù)據(jù)長度小于從兵鳥緩沖存儲區(qū)B中讀出的數(shù)據(jù)長度時，在沒有 緩沖區(qū)B中的數(shù)據(jù)沒有讀完的情況下，兵鳥緩存的讀寫開關將進行切換，運樣就造成了數(shù) 據(jù)丟失；當上一組存儲在存儲區(qū)A中的數(shù)據(jù)長度大于下一組存儲在存儲區(qū)A中的數(shù)據(jù)長度 時，傳輸?shù)酱笕萘看鎯ζ髦械臄?shù)據(jù)可能因為兩次數(shù)據(jù)的疊加從而造成數(shù)據(jù)存儲錯誤。因此， 如何能在實現(xiàn)變長雷達回波數(shù)據(jù)存儲的同時保證數(shù)據(jù)的正確存儲顯得尤為重要。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術問題是針對背景緩存技術的不足之處提供一種既能實現(xiàn) 雷達脈沖信號的脈沖重復周期長度不固定時的數(shù)據(jù)緩存，還能夠保證數(shù)據(jù)完整。
[0006] 本發(fā)明一種基于FPGA的可變長度雷達脈沖數(shù)據(jù)緩存方法，該方法通過提高數(shù)據(jù) 緩存的讀取速度，導致數(shù)據(jù)寫入和讀取存在時間差，從而可W避免該時間差范圍內(nèi)的一個 數(shù)據(jù)緩存的讀寫沖突，從而實現(xiàn)發(fā)明目的。因而本發(fā)明一種基于FPGA的可變長度雷達脈沖 數(shù)據(jù)緩存方法，該方法包括：
[0007] 步驟1 :接收雷達數(shù)據(jù)，檢測該數(shù)據(jù)的脈沖情況，當檢測到脈沖后，立即向緩存1寫 入該雷達數(shù)據(jù)；
[000引步驟2 :當檢測到雷達數(shù)據(jù)再次出現(xiàn)脈沖后，立即停止向緩存1寫入數(shù)據(jù)，轉向對 緩存2寫入收到的雷達數(shù)據(jù)，同時將緩存1中的數(shù)據(jù)進行讀出，轉存入大存儲設備，緩存1 中的數(shù)據(jù)的讀出速度高于寫入速度的；
[0009] 步驟3:再次檢測到雷達數(shù)據(jù)出現(xiàn)脈沖后，立即停止緩存2的數(shù)據(jù)寫入，轉向對緩 存1寫入數(shù)據(jù)，同時讀出緩存2的數(shù)據(jù)，轉存入大存儲設備，緩存2的數(shù)據(jù)讀出速度高于寫 入速度；
[0010] 步驟4 :采用上述方法對雷達接收數(shù)據(jù)進行存儲。
[0011] 進一步的在對緩存寫入數(shù)據(jù)時，首先將收到的第1個單元數(shù)據(jù)寫入緩存的第1個 存儲地址，在將0寫入緩存的第n+1個存儲地址，在將第2個單元數(shù)據(jù)寫入緩存的第2個存 儲地址，再將0寫入緩存的第n巧個存儲地址，按照上述方法依次寫入該組雷達數(shù)據(jù)的全部 單元數(shù)據(jù)，其中n為讀取數(shù)據(jù)位寬與寫入數(shù)據(jù)的位寬之比，且為整數(shù)。
[0012] 本發(fā)明的有益效果是：
[0013] 寫入緩存通過采用寄存寫入結束地址，在數(shù)據(jù)讀取時根據(jù)運個地址計算出緩存結 束地址，讀緩存控制器在結束地址時結束讀取工作。運保證了數(shù)據(jù)讀取時沒有因寫入長度 變化而導致的前次遺留數(shù)據(jù)的干擾。
[0014] 寫入緩存采用雙倍輸入數(shù)據(jù)時鐘實現(xiàn)清零操作和數(shù)據(jù)寫入操作交替進行，可W清 零后n個地址數(shù)據(jù)，消除了由于位寬增加而產(chǎn)生的遺留數(shù)據(jù)的干擾。
[0015] 通過改變讀取時鐘頻率和增加讀取位寬的方法提高了緩存數(shù)據(jù)讀取速度，大大減 少了緩存數(shù)據(jù)讀取時間。減少的讀取時間用來滿足雷達脈沖周期長度的減少量。根據(jù)雷達 變長脈沖信號的長度變化范圍確定時鐘增加的倍數(shù)m和位寬增加的倍數(shù)n，使本裝置滿足 變化要求。
[0016] 本方法沒有整段時間的數(shù)據(jù)清零操作，避免了整段時間的數(shù)據(jù)清零造成的實時數(shù) 據(jù)流中雷達脈沖數(shù)據(jù)的丟失。
【附圖說明】
[0017] 圖1是傳統(tǒng)兵鳥緩存方法示意圖。
[0018] 圖2是一種基于FPGA的可變長度雷達脈沖數(shù)據(jù)無損緩存方法結構示意圖。
[0019] 圖3是緩存區(qū)寫入時序圖。
[0020] 圖4是緩存區(qū)與入和讀取內(nèi)存不意圖。
[0021] 圖5是雷達脈沖數(shù)據(jù)開始緩存示意圖
[0022] 圖6是雷達脈沖周期長度不變時緩存示意圖。
[0023] 圖7是雷達脈沖周期長度變長時緩存示意圖。
[0024] 圖8是雷達脈沖周期長度變長后下一次緩存示意圖。
[00巧]圖9是雷達脈沖周期長度變短時緩存示意圖。
[0026] 圖10是最后一個緩存周期緩存不意圖。
[0027] 圖3中叩ulse"表示雷達脈沖數(shù)據(jù)到來標志；"clock"表示系統(tǒng)輸入時鐘， "Double_clock"表示輸入給緩存區(qū)的時鐘，時鐘頻率是系統(tǒng)輸入時鐘的2倍，上升沿和系 統(tǒng)時鐘相對齊；"I噸ut_data"表示輸入數(shù)據(jù)流；"Write_data"表示寫入緩存區(qū)中的數(shù)據(jù)； "Write_acMreSS"表示寫入到緩存區(qū)中的數(shù)據(jù)"Write_data"對應的地址。
【具體實施方式】
[0028] 基于FPGA的可變長度雷達回波數(shù)據(jù)無損緩存方法用于模擬雷達發(fā)射脈沖信號的 環(huán)境中脈沖信號的周期不變、變長和變短的情況。步驟如下：
[0029] 步驟1、設置單口RAM緩存區(qū)A和B的大小，用W滿足雷達脈沖周期最大的情況。 寫入控制模塊將輸入數(shù)據(jù)接口接至緩存區(qū)A，讀取控制模塊將輸出數(shù)據(jù)接口連接至緩存區(qū) B。根據(jù)雷達性能確定參數(shù)m和n，使得雷達脈沖周期長度減小量f< ^^，:則讀取時間 t-At> 之后等待脈沖檢測信號的到來。其中1為雷達脈沖周期長度，A1時雷達脈 沖周期長度的變化量；t是在系統(tǒng)時鐘Clock下讀取雷達脈沖周期長度為1的數(shù)據(jù)需要的 時間；At是讀取雷達脈沖周期長度所需時間的變化量。
[0030] 步驟2、當雷達脈沖檢測信號到來時，緩存寫入控制模塊開始向緩存區(qū)A中寫入數(shù) 據(jù)并實時記錄數(shù)據(jù)的長度（寫入地址）。緩存區(qū)B為空，讀取模塊不進行任何操作。如圖5 所示。
[0031] 步驟3、當雷達脈沖檢測信號再次到來時，輸入數(shù)據(jù)存入緩存區(qū)B中，讀控制模塊 從緩存區(qū)A中讀取前次緩存的數(shù)據(jù)。如圖6所示。
[0032] 步驟4、當雷達脈沖檢測信號到來時間拖后（雷達脈沖周期長度變長）時，緩存區(qū) A中寫入的數(shù)據(jù)長度變長，緩存區(qū)A寫入的時間為上次寫入的時間t和多出的部分的寫入時 間At之和為t+At;緩存區(qū)B中的數(shù)據(jù)讀取時間為t/(m+n)，小于寫入時間。讀取完成之 后等待下一個脈沖。如圖7所示。當下一個相同雷達周期長度的脈沖到來的時候，數(shù)據(jù)讀 寫長度又保持一致。如圖8所示。
[0033] 步驟5、當雷達脈沖檢測信號到來提前（雷達脈沖周期長度變短）時。原緩存區(qū)的 讀取時間為t/(m+n)。緩存區(qū)寫入時間為t-At。由第一步的設置可確定，緩存區(qū)的寫入 時間大于讀取時間，緩存區(qū)讀取結束后等待下一個脈沖周期的到來。如圖9所示。
[0034] 步驟6、當最后一個雷達脈沖數(shù)據(jù)緩存結束后（假設為存儲在緩存區(qū)A中），數(shù)據(jù) 讀取模塊從緩存區(qū)A中讀取數(shù)據(jù)，同時數(shù)據(jù)寫入模塊不再進行寫緩存操作。如圖10所示。
【主權項】
1. 一種基于FPGA的可變長度雷達脈沖數(shù)據(jù)緩存方法，該方法包括： 步驟1 :接收雷達數(shù)據(jù)，檢測該數(shù)據(jù)的脈沖情況，當檢測到脈沖后，立即向緩存1寫入該 雷達數(shù)據(jù)； 步驟2:當檢測到雷達數(shù)據(jù)再次出現(xiàn)脈沖后，立即停止向緩存1寫入數(shù)據(jù)，轉向對緩存2 寫入收到的雷達數(shù)據(jù)，同時將緩存1中的數(shù)據(jù)進行讀出，轉存入大存儲設備，緩存1中的數(shù) 據(jù)的讀出速度高于寫入速度的； 步驟3 :再次檢測到雷達數(shù)據(jù)出現(xiàn)脈沖后，立即停止緩存2的數(shù)據(jù)寫入，轉向對緩存1 寫入數(shù)據(jù)，同時讀出緩存2的數(shù)據(jù)，轉存入大存儲設備，緩存2的數(shù)據(jù)讀出速度高于寫入速 度； 步驟4 :采用上述方法對雷達接收數(shù)據(jù)進行存儲。2. 如權利要求1所述的一種基于FPGA的可變長度雷達脈沖數(shù)據(jù)緩存方法，其特征在 于對緩存寫入數(shù)據(jù)時，首先將收到的第1個單元數(shù)據(jù)寫入緩存的第1個存儲地址，在將〇寫 入緩存的第n+1個存儲地址，在將第2個單元數(shù)據(jù)寫入緩存的第2個存儲地址，再將O寫入 緩存的第n+2個存儲地址，按照上述方法依次寫入該組雷達數(shù)據(jù)的全部單元數(shù)據(jù)，其中n為 讀取數(shù)據(jù)位寬與寫入數(shù)據(jù)的位寬之比，且為整數(shù)。
【專利摘要】該發(fā)明公開了一種可變長度雷達脈沖數(shù)據(jù)緩存方法，屬于信號處理技術，特別涉及數(shù)據(jù)緩存技術。該方法使用的裝置包括一個雷達脈沖檢測模塊，寫數(shù)據(jù)控制模塊，讀數(shù)據(jù)控制模塊，單口RAM緩存區(qū)和寫地址寄存器。該方法寫緩存的時鐘是輸入時鐘的2倍，寫數(shù)據(jù)與清零交替進行，并將數(shù)據(jù)末端的地址存儲在寫地址寄存器中作為讀取模塊結束地址的計算來源。讀取的時鐘為輸入時鐘的m倍，讀取位寬為數(shù)據(jù)位寬的n倍。從而使讀取的速度大大高于寫入速度。由此來實現(xiàn)雷達脈沖周期變化后不用整塊清零就能達到正確緩存的方法。
【IPC分類】G06F12/08
【公開號】CN105183664
【申請?zhí)枴緾N201510494682
【發(fā)明人】周云, 祖東輝, 盧霞霞, 周楊鵬, 汪學剛
【申請人】電子科技大學
【公開日】2015年12月23日
【申請日】2015年8月13日