一種電平信號控制方法、系統(tǒng)及組合邏輯電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電平信號控制領(lǐng)域，尤其涉及一種電平信號控制方法、系統(tǒng)及組合邏輯電路。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中模塊化服務(wù)器因其高密度、配置靈活、可維護性強等特點得到了廣泛發(fā)展，為了增強產(chǎn)品工作的可靠性和穩(wěn)定性，各個模塊會采用可熱插拔的冗余設(shè)計，兩個或多個相同的管理模塊之間通過心跳協(xié)同工作，共同管理其他功能模塊(例如:復(fù)位)，如果管理模塊直接使用低電平對功能模塊進行復(fù)位，那么當功能模塊正常工作時，如若對某一管理模塊進行熱插拔維護，則該管理模塊起電過程中和正常工作之前，會將正常工作的功能模塊復(fù)位。
[0003]面對上述技術(shù)問題，現(xiàn)有技術(shù)提供了以下解決方案:
[0004]管理模塊發(fā)出高電平給功能模塊，功能模塊自身進行一次高電平向低電平的轉(zhuǎn)換，就可以避免上述問題，但一般邏輯輸出不能直接相連實現(xiàn)或邏輯；而如果每個管理模塊的輸出都直接連接到功能模塊，則浪費了寶貴的背板走線空間和接口空間。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種電平信號控制方法、系統(tǒng)及組合邏輯電路，以解決上述問題。
[0006]本發(fā)明提供一種電平信號控制方法。上述方法包括以下步驟:
[0007]—個或多個組合邏輯電路分別獲取輸入的邏輯電平信號，并確定邏輯電平信號所屬類型；
[0008]所述組合邏輯電路根據(jù)所述邏輯電平信號所屬類型，對位于所述組合邏輯電路中的P溝道開關(guān)電路Ql即PMOS (Ql)、P溝道開關(guān)電路Q2即PMOS (Q2)的工作狀態(tài)進行控制。
[0009]本發(fā)明還提供一種組合邏輯電路，包括P溝道開關(guān)電路Ql即PMOS(Ql)、P溝道開關(guān)電路Q2即PMOS (Q2);其中，所述PMOS(Ql)與所述PMOS (Q2)相連。
[0010]本發(fā)明還提供一種電平信號控制系統(tǒng)，包括一個或多個上述所述的組合邏輯電路、背板、功能模塊；其中，各個組合邏輯電路的輸出端直接連接在一起并通過所述背板與所述功能模塊相連接。
[0011]通過以下方案:一個或多個組合邏輯電路分別獲取輸入的邏輯電平信號，并確定邏輯電平信號所屬類型；所述組合邏輯電路根據(jù)所述邏輯電平信號所屬類型，對位于所述組合邏輯電路中的P溝道開關(guān)電路Ql即PMOS(Ql)、P溝道開關(guān)電路Q2即PMOS (Q2)的工作狀態(tài)進行控制；實現(xiàn)了兩個PMOS進行兩次電平翻轉(zhuǎn)，保證了輸出與輸入電平的一致。
[0012]通過以下方案:一種電平信號控制系統(tǒng)，包括一個或多個上述所述的組合邏輯電路、背板、功能模塊；其中，各個組合邏輯電路的輸出端直接連接在一起并通過所述背板與所述功能模塊相連接；能夠?qū)蓚€或多個輸出直接線性相連實現(xiàn)或邏輯。
【附圖說明】
[0013]此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當限定。在附圖中:
[0014]圖1所示為本發(fā)明實施例1的組合邏輯電路結(jié)構(gòu)示意圖；
[0015]圖2所示為本發(fā)明實施例2的包含多個組合邏輯電路的電平信號控制系統(tǒng)示意圖；
[0016]圖3所示為本發(fā)明實施例3的電平信號控制方法處理流程圖。
【具體實施方式】
[0017]下文中將參考附圖并結(jié)合實施例來詳細說明本發(fā)明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。
[0018]圖1所示為本發(fā)明實施例1的組合邏輯電路結(jié)構(gòu)示意圖，包括:P溝道開關(guān)電路Ql即PMOS(Ql)、P溝道開關(guān)電路Q2即PM0S(Q2);其中，所述PMOS(Ql)與所述PM0S(Q2)相連。
[0019]進一步地，所述PMOS (Ql)的D極與所述PMOS (Q2)的G級相連。
[0020]進一步地，通過所述PMOS(Ql)的G極獲取輸入的邏輯電平信號；其中，所述輸入的邏輯電平信號由管理芯片提供。
[0021]進一步地，所述PMOS(Ql)的S極與預(yù)設(shè)電壓的電源設(shè)備相連接；所述PMOS(Ql)的D極通過電阻Rl接地。
[0022]進一步地，通過所述PMOS (Ql)的D極向所述PMOS (Q2)的G極輸出邏輯電平信號。
[0023]進一步地，所述PMOS (Q2)的S極與預(yù)設(shè)電壓的電源設(shè)備相連接；所述PMOS (Q2)的D極通過電阻R2接地且所述PMOS (Q2)的D極作為所述組合邏輯電路的總輸出端。
[0024]例如:預(yù)設(shè)電壓的電源設(shè)備為3.3V的電源設(shè)備，在實際工作中，可以根據(jù)需要選擇不同電壓值的電源設(shè)備，在此不用于限定本實施例的保護范圍。
[0025]結(jié)合圖1，下面介紹一下組合邏輯電路具體的工作原理:
[0026]1、通過所述PMOS (Ql)的G極獲取輸入的邏輯電平信號為高電平時，所述PMOS (Ql)截止，所述PMOS (Ql)的D極通過電阻Rl接地，所述PMOS (Q2)導(dǎo)通且所述PMOS (Q2)的D極輸出高電平也即所述組合邏輯電路輸出高電平。
[0027]2、通過所述PMOS(Ql)的G極獲取輸入的邏輯電平信號為低電平時，所述PM0S(Q2)處于截止狀態(tài)，所述PMOS (Q2)的D極通過電阻R2接地，輸出低電平。
[0028]圖2所示為本發(fā)明實施例2的包含多個組合邏輯電路的電平信號控制系統(tǒng)示意圖，包括組合邏輯電路1、組合邏輯電路2、背板、功能模塊；
[0029]其中，所述組合邏輯電路1、所述組合邏輯電路2的輸出端直接連接在一起并通過所述背板與所述功能模塊相連接。
[0030]進一步地，當兩個或多個組合邏輯電路的輸出端連接在一起后，某個輸出為低電平的組合邏輯電路，由于該組合邏輯電路上的PMOS(Q2)截止并且電阻R2接地，所以不會將其他組合邏輯電路輸出拉低，從而實現(xiàn)多個輸出的線或邏輯。
[0031]圖3所示為本發(fā)明實施例3的電平信號控制方法處理流程圖，包括以下步驟:
[0032]步驟301:組合邏輯電路獲取輸入的邏輯電平信號，并確定邏輯電平信號所屬類型；
[0033]進一步地，所述組合邏輯電路為一個或多個。
[0034]進一步地，所述邏輯電