專利名稱：基于fpga實現(xiàn)的ps2協(xié)議邏輯分析儀的制作方法
技術(shù)領(lǐng)域：
本發(fā)明具體涉及集成電路以及嵌入式系統(tǒng)技術(shù)領(lǐng)域的一種基于FPGA實現(xiàn)的PS2 協(xié)議邏輯分析儀。
背景技術(shù)：
PS2是一種每幀包含11位的串行協(xié)議。每一個幀作為發(fā)送單元。每一幀數(shù)據(jù)格式 =一位起始位+8位數(shù)據(jù)位+ —位校驗位+ —位停止位，如圖1所示。PS2協(xié)議有兩種通訊 方式主機到設(shè)備的通訊，設(shè)備到主機的通訊。無論是哪種通訊，時鐘均由設(shè)備產(chǎn)生。不同 的是主機到設(shè)備的通訊過程中，主機在時鐘的下降沿發(fā)送數(shù)據(jù)，設(shè)備在時鐘上升沿接收數(shù) 據(jù)；設(shè)備到主機的通訊過程中，設(shè)備在時鐘的上升沿發(fā)送數(shù)據(jù)，主機在時鐘的下降沿接收數(shù) 據(jù)。PS2協(xié)議接口需要四個信號線，S卩數(shù)據(jù)、時鐘、VDD和GND。相比于USB等復(fù)雜的協(xié)議，PS2協(xié)議實現(xiàn)簡單，對物理鏈路層硬件以及上位機軟件 的要求均不高。在低速通訊方面，PS2完全可以輕松的實現(xiàn)下位機與上位機的通訊。因此， 目前PS2協(xié)議仍然有廣泛的應(yīng)用，比如，現(xiàn)有的大多數(shù)PC電腦均配置有PS2接口的鼠標以 及鍵盤，而且這種現(xiàn)象還將長時間保持。目前通常采用基于單片機開發(fā)的PS2協(xié)議分析設(shè)備對PS2數(shù)據(jù)進行解析，但因一 般單片機的處理速度最快僅在20MHZ左右，而且程序是由指令串行執(zhí)行，采樣速度慢，從而 造成PS2協(xié)議數(shù)據(jù)丟失等問題，不便于開發(fā)調(diào)試。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其可方便的實 現(xiàn)對PS2數(shù)據(jù)包進行提取分析，加快基于PS2協(xié)議通訊的產(chǎn)品開發(fā)，從而克服了現(xiàn)有技術(shù)中 的不足。為實現(xiàn)上述發(fā)明目的，本發(fā)明采用了如下技術(shù)方案—種基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述分析儀包括采樣模 塊，發(fā)送模塊以及時鐘管理模塊；采樣模塊采樣PS2數(shù)據(jù)，且每成功完成一幀的解析，即通知發(fā)送模塊，同時把解析 的數(shù)據(jù)存入緩沖寄存器；發(fā)送模塊在收到通知后，從緩存寄存器中讀入數(shù)據(jù)，最終經(jīng)UART協(xié)議發(fā)送給上位 機；時鐘管理模塊對晶振源進行分頻，得到所需的UART時鐘。具體而言，所述采樣模塊是對PS2的上行和下行通信數(shù)據(jù)進行截取而實現(xiàn)采樣 的。所述采樣模塊通過探測信號線以幀為間隔提取出每幀中包含的數(shù)據(jù)或者命令，隨 后以并口數(shù)據(jù)輸出至傳送模塊，并由通知信號通知傳送模塊。所述探測信號線為兩根，其分別截取PS2的上行和下行通信數(shù)據(jù)。
所述傳送模塊采用查詢的方式判斷采樣是否完成。所述傳送模塊收到通知信號后，即讀入并口數(shù)據(jù)，并立即采用UART協(xié)議傳送數(shù)據(jù) 至上位機。所述UART協(xié)議采用115. 2kbit/s的通訊速率。該邏輯分析儀的構(gòu)建方法為首先采用硬件描述語言(如verilog等)實現(xiàn)上述采樣模塊、傳送模塊和時鐘管 理模塊，經(jīng)綜合編譯后，生成電路結(jié)構(gòu)網(wǎng)表，下載至FPGA器件中即可實現(xiàn)。本發(fā)明的采樣模塊通過探測PS2DATA和PS2CLK兩根信號線，以幀為間隔，提取出 每幀中包含的數(shù)據(jù)或者命令，隨后以并口數(shù)據(jù)輸出至傳送模塊，并由通知信號通知傳送模 塊。采樣IP由硬件描述語言verilog等實現(xiàn)。本發(fā)明的傳送模塊采用查詢的方式判斷采樣是否完成。一旦收到通知信號，就讀 入并口數(shù)據(jù)，并立即采用UART協(xié)議傳送數(shù)據(jù)至上位機。因發(fā)送每一幀UART格式的數(shù)據(jù)需 要的時間遠小于PS2規(guī)定的標準幀間隔時間(毫秒級)，因此在采樣完一幀PS2數(shù)據(jù)后，有 足夠的時間完成對上位機的傳送。所述上位機的設(shè)置與上述UART設(shè)置一致，即115200bit/s波特率；一位起始位，8 位數(shù)據(jù)位，無檢驗位，一位停止位。考慮到UART傳輸對時鐘要求較高，且發(fā)送方和接收方需要采用同一個頻率的時 鐘，兩個時鐘匹配越精確，接收誤碼率將降到最小。本發(fā)明采用時鐘管理模塊對晶振源進行 分頻，得到所需的UART時鐘。時鐘管理模塊亦由硬件描述語言verilog等實現(xiàn)，且該時鐘 管理模塊的分頻參數(shù)可調(diào)。與現(xiàn)有技術(shù)相比，本發(fā)明所具有的有益效果在于(1)可以方便的對PS2的上行和下行通信數(shù)據(jù)進行截獲分析，從而加快基于PS2協(xié) 議的產(chǎn)品開發(fā)；(2)相對與基于單片機開發(fā)的PS2協(xié)議分析設(shè)備，可以更快速準確的實現(xiàn)PS2數(shù)據(jù) 的截獲分析；(3)由于采樣模塊采用了 IP模塊化的結(jié)構(gòu)，接口層定義簡單清晰，因此可以非常 方便的掛接到更大的FPGA系統(tǒng)上去，實現(xiàn)更復(fù)雜的分析。


圖1是標準PS2協(xié)議的一幀數(shù)據(jù)格式示意圖；圖2是本發(fā)明具體實施方式
中一種基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀的結(jié)構(gòu) 示意圖；圖3是圖2所示基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀的應(yīng)用框圖；圖4是圖2所示基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀的電路圖。
具體實施例方式以下結(jié)合附圖及較佳實施例對本發(fā)明的技術(shù)方案作進一步的說明。如圖2 3所示，該基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀包括采樣模塊、傳送模 塊和時鐘管理模塊，其用于對PS2的上行和下行通信數(shù)據(jù)進行截獲并發(fā)送至上位機分析，從而加快基于PS2協(xié)議通訊的產(chǎn)品開發(fā)。考慮到標準PS2通訊速率是12. 5kbit/s，最大為33kbit/s，最小為10kbit/s，而標 準鼠標和標準鍵盤通訊速率一般為12. 5kbit/s,因此本實施例以12. 5kbit/s作為采樣參考。以下對本實施例基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀的結(jié)構(gòu)進行具體說明，如圖 4所示，該基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀包括(1)采樣模塊 ps2catch標準PS2通訊速率是12. 5kbit/s，采樣速率為11. 0592Mhz。采樣模塊(采樣IP)由硬件描述語言verilog實現(xiàn)。采樣模塊通過探測PS2DATA 和PS2CLK兩根信號線，以幀為間隔，提取出每幀中包含的數(shù)據(jù)或者命令，隨后以8位并口數(shù) 據(jù)輸出至傳送模塊，并由信號commdok通知傳送模塊。(2)傳送模塊 UART_TXD通訊接口采用UART協(xié)議，傳送模塊(通訊IP)由硬件描述語言verilog實現(xiàn)。傳 送模塊采用查詢的方式判斷采樣是否完成。一旦收到commdok信號，就讀入8位并口數(shù)據(jù) catchdataout[7:0]，并立即啟動UART傳送數(shù)據(jù)至上位機。UART配置115200bit/s波特率，一位起始位，8位數(shù)據(jù)位，無檢驗位，一位停止位。 該UART配置每發(fā)送一幀UART格式的數(shù)據(jù)需要的時間=8. 68us*10 = 86. 8us，這個時間遠 小于PS2規(guī)定的標準幀間隔時間(毫秒級)。因此在采樣完一幀PS2數(shù)據(jù)后，有足夠的時間 完成對上位機的傳送。上位機需跟該UART設(shè)置一致方可正常接收，即115200bit/s波特率；一位起始 位，8位數(shù)據(jù)位，無檢驗位，一位停止位。(3)時鐘管理模塊clock_NUART傳輸對時鐘要求較高，且發(fā)送方和接收方需要采用同一個頻率的時鐘，兩個 時鐘匹配越精確，接收誤碼率將降到最小。時鐘管理模塊對晶振源進行分頻，得到所需的 UART時鐘。時鐘管理模塊(時鐘IP核)由硬件描述語言verilog實現(xiàn)，且時鐘管理模塊的 分頻參數(shù)可調(diào)。本實施例中采用11. 0592Mhz晶振，經(jīng)過96分頻后得到115200的波特率。本實施例的實現(xiàn)過程為首先采用硬件描述語言verilog實現(xiàn)上述采樣模塊、傳 送模塊和時鐘管理模塊，經(jīng)綜合編譯器(如ALTERA公司推出的QUARTUS)綜合編譯后，生成 電路結(jié)構(gòu)網(wǎng)表，下載至FPGA器件中即可實現(xiàn)，PCB板級連接只需按照如圖4和表1所述的 頂層接口連接即可，另外在TXD端需要加入MAX232電平轉(zhuǎn)接芯片。表1本實施例頂層接口定義
權(quán)利要求
一種基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述分析儀包括采樣模塊，發(fā)送模塊以及時鐘管理模塊；采樣模塊采樣PS2數(shù)據(jù)，且每成功完成一幀的解析，即通知發(fā)送模塊，同時把解析的數(shù)據(jù)存入緩沖寄存器；發(fā)送模塊在收到通知后，從緩存寄存器中讀入數(shù)據(jù)，最終經(jīng)UART協(xié)議發(fā)送給上位機；時鐘管理模塊對晶振源進行分頻，得到所需的UART時鐘。
2.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述采 樣模塊是對PS2的上行和下行通信數(shù)據(jù)進行截取而實現(xiàn)采樣的。
3.根據(jù)權(quán)利要求1或2所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所 述采樣模塊通過探測信號線以幀為間隔提取出每幀中包含的數(shù)據(jù)或者命令，隨后以并口數(shù) 據(jù)輸出至傳送模塊，并藉通知信號通知傳送模塊。
4.根據(jù)權(quán)利要求3所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述探 測信號線為兩根，其分別截取PS2的上行和下行通信數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述傳 送模塊采用查詢的方式判斷采樣是否完成。
6.根據(jù)權(quán)利要求3所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述傳 送模塊收到通知信號后，即讀入并口數(shù)據(jù)，并立即采用UART協(xié)議傳送數(shù)據(jù)至上位機。
7.根據(jù)權(quán)利要求6所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于所述 UART協(xié)議采用115. 2kbit/s的通訊速率。
8.根據(jù)權(quán)利要求1所述的基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其特征在于，該邏輯 分析儀的構(gòu)建方法為首先采用硬件描述語言實現(xiàn)上述采樣模塊、傳送模塊和時鐘管理模塊，經(jīng)綜合編譯后， 生成電路結(jié)構(gòu)網(wǎng)表，下載至FPGA器件中即可實現(xiàn)。
全文摘要
本發(fā)明涉及一種基于FPGA實現(xiàn)的PS2協(xié)議邏輯分析儀，其包括采樣模塊，發(fā)送模塊以及時鐘管理模塊；采樣模塊采樣PS2數(shù)據(jù)，且每成功完成一幀的解析，即通知發(fā)送模塊，同時把解析的數(shù)據(jù)存入緩沖寄存器；發(fā)送模塊在收到通知后，從緩存寄存器中讀入數(shù)據(jù)，最終經(jīng)UART協(xié)議發(fā)送給上位機；時鐘管理模塊對晶振源進行分頻，得到所需的UART時鐘。本發(fā)明可以方便，且更為快速準確的對PS2的上行和下行通信數(shù)據(jù)進行截獲分析，從而加快基于PS2協(xié)議的產(chǎn)品開發(fā)，且接口層定義簡單清晰，因此可以非常方便的掛接到大的FPGA系統(tǒng)上去，實現(xiàn)更復(fù)雜的分析。
文檔編號G06F13/42GK101937416SQ20101027596
公開日2011年1月5日 申請日期2010年9月9日 優(yōu)先權(quán)日2010年9月9日
發(fā)明者張周平, 江猛 申請人:蘇州華芯微電子股份有限公司