專利名稱：用于可管理性引擎背景的控制器鏈路的制作方法
技術領域：
本發(fā)明的實施例涉及樣敗理器的領域，特別是涉Ait信總線。
技術背景在典型的賴L處理器系統(tǒng)中，芯片集變得越來越重要。芯片集可以提供許多功能以支持例:M殳備接口、絲器控制、輸A/輸出(1/0)控制、電源 管理、#管理、網(wǎng),口等任務。,孩汰理器系統(tǒng)集成了越^多的 芯片集，設備和芯片集的互載為了一個難題。提供互連總線的^賄技林許多的缺點。例如由PCI專Jli^且(SIG)在 2004年發(fā)布的PCI勤出規(guī)范U中提供的夕K殳部件互連(PCI) Express這 樣的高速接口，即使在沒有主動地發(fā)送或接收時也需要高功耗。這些總線 接口通常具有高引腳計數(shù)，從而需要連接器具有巨大的空間。它們通常使 用通用時鐘脈沖源，這導致在關閉電源狀態(tài)期間m^獲得時鐘信號。此外， 它們可能具有復雜的通信協(xié)議，導致硬件復翻匕。發(fā)明內(nèi)容才財居本發(fā)明的第一方面，提供了一種裝置，包括第一時鐘脈沖源，用于在,總線線路上以第一頻率產(chǎn)生第一時鐘信 號，所述第一時鐘信號與將被傳iH^設備的笫一數(shù)據(jù)同步，所述設備具有 第二時鐘脈沖源，它在所述設M送第^^t據(jù)時，以第二頻率產(chǎn)生與第二數(shù)據(jù)同步的第二時鐘信號，所述第一和第二數(shù)據(jù)各形成一^^且，所述^i且 是已發(fā)送的分組、完成的分組以及^送的分組這三者中的一個，所述第 一和第二頻率相互獨立并且分別限制在第一和第二頻率范圍內(nèi)；以及
隊列結構，耦合到所述第一時鐘脈沖源以存儲在基于信用的流控制策 略中使用的分組。根據(jù)本發(fā)明的第二方面，提供了一種方法，包括在鏈路總線線路上以第一頻率產(chǎn)生第一時鐘信號，所述第一時鐘信號 與將被傳送到設備的第一數(shù)據(jù)同步，所述設備具有第二時鐘脈沖源，它在 所述設備傳送第二數(shù)據(jù)時，以第二頻率產(chǎn)生與第而數(shù)據(jù)同步的第二時鐘信 號，所述第一和第而數(shù)據(jù)各形成一分組，所述分組是已發(fā)送的分組、完成 的分組以及未發(fā)送的分組這三者中的一個，所述第一和第二頻率相互獨立 并且分別限制在第一和第二頻率范圍內(nèi)；以及在隊列結構中存儲分組，所述分組被用在基于信用的流控制策略中。才財居本發(fā)明的第三方面，提供了一種系統(tǒng)，包括主處理器；通過存儲器控制器耦合到所述主處理器的存儲器，所述務賭器包括多 個雙數(shù)據(jù)率同步動態(tài)隨機存取存儲器裝置；耦合到所述主處理器的芯片集，所述芯片集具有主部分和可管理性引 擎(廳)部分，所述芯片集包括接口電路，所述接口電路包括第一時鐘脈沖源，用于在銜洛總線線路上以第一頻率產(chǎn)生與第一數(shù)據(jù) 同步的第一時鐘信號；以及通所訴鏈路總線線路耦合到所述芯片集的駐留在ME部分中的設備， 所述設備具有第二時鐘脈沖源，它在所述設備發(fā)送第二數(shù)據(jù)時，以第二頻 率產(chǎn)生與第二數(shù)據(jù)同步的第二時鐘信號；所述第一和第二數(shù)據(jù)各形成一分 組，所述分組是已發(fā)送的分組、完成的分組以及未發(fā)送的分組這三者中的 一個，所述第一和第二頻率相互獨立并且分別限制在第一和第二頻率范圍 內(nèi)；其中，所述接口電路具有隊列結構，用于存—諸在基于信用的流控制策略中使用的分組。參考用于說明本發(fā)明實施例的后面的描述以及附圖，本發(fā)明的實施例將變得更加容易理解。其中圖l是示出能夠?qū)嵤┍景l(fā)明一個實施例的系統(tǒng)的圖。 圖2是示出4M居本發(fā)明一個實施例的在兩個設備之間的總線互連的圖。 圖3是示出根據(jù)本發(fā)明一個實施例的隊列結構的圖。 圖4是示出根據(jù)本發(fā)明一個實施例的事務排序(ordering)邏輯的圖。 圖5是示出根據(jù)^ML明一個實施例的^^則空閑狀態(tài)的過程的^^呈圖。M實施方式本發(fā)明的一個實施例是一種有效的互連總線。第一時鐘脈沖源在M 總線線路上以第一頻率產(chǎn)生第一時鐘信號，所述第一時鐘信號與將被傳送 到設備的第一數(shù)據(jù)同步。該設備具有第二時鐘脈沖源，它在該設備傳送第^!t據(jù)時以第二頻率產(chǎn)生與第^lt據(jù)同步的第二時鐘信號。所述第一和第二數(shù)據(jù)各形成分組，該分組是已發(fā)送的(posted)、完成的以及未發(fā)送的 (non-posted)分組這三者中的一個。所述第一和第二頻率相互獨立并且分 別限制在第一和第二頻率范圍內(nèi)。隊列結構存儲在基于信用的伊d空制策略在后面的描述中，闡述了大量特定的細節(jié)。但是，可以理解，不M 這些特定細節(jié)也能實現(xiàn)本發(fā)明的實施例。在其它例子中，為了不模糊對本 說明書的理解，沒有示出7>^、口的電路、結構以及技術。本發(fā)明的一個實施例可以描述為一個過程，它通常描述為^^呈圖、作 業(yè)圖、結構圖或框圖。雖然流程圖可以按順序過程來描述操怍，但是許多 操怍可以并行或者并發(fā)地#^亍。流程圖中的循環(huán)或迭代可用單次迭代來描 述。可以理解， 一個循環(huán)索引或多個循環(huán)索引或者一個計數(shù)器或多個計數(shù) 器主要用于更新相關聯(lián)的計數(shù)器或者指針。此外，所述操作的順序可以重 新安排。 一個處理在其操作完成時結束。處理可以對應于方法、程序、過 程等。框圖可以包才S笛i^t件、項目、部件、設備、單元、子單元、結構、
方法、處理、函數(shù)、才刻乍、功能或者任務等的塊或才狹。 一種功能或者操 作可以自動或者手動地執(zhí)行。本發(fā)明的一個實施例是提供具有對于在外設之間通信有用的多種特征 的總線互連技術。這些特征包括低功率、低引腳計數(shù)、獨立時鐘以及中間 帶寬 所述總線可作為具有時鐘和數(shù)據(jù)兩個信號線路的雙向半雙工通信鏈 路來操作，所述時鐘和數(shù)據(jù)以源同步的方式操怍。此外，可以存在平臺復位信號。當所述總線連接到兩^H殳備時，^s殳備可具有寬變化的不同的 時鐘脈沖源。所述總線還可^^雙工方式操作。本發(fā)明的另一實施例簡化 了事務排序規(guī)則以提供筒單的設計以及較少的花費而仍然^^與pci標準和PCI Express標準完全兼容，所述PCI標準在2004年由PCI SIG在"傳 統(tǒng)PCI 3.0"規(guī)范中發(fā)布。這可以通it/L許已發(fā)送的事務和完成的事務共享 相同的信用(credit) ^t得。本發(fā)明的另一實施例是在不^^)兩^S殳備之 間的特定消息的殺升下檢測空閑狀態(tài)。

圖1是示出能夠?qū)嵉v本發(fā)明一個實施例的系統(tǒng)100的圖。系統(tǒng)100可 以分為i^幾子系統(tǒng)101以及可管理性引擎(ME) 102。系統(tǒng)100包括處理 器單元110,存儲器控制器(MC) 120,存儲器130，輸A/輸出控制器(IOC) 140,互連145,輸A/輸出(1/0)設備147,到147k以珊量^f諸ll^接口 150 械備跳主機子系統(tǒng)101包才誠常在f示準環(huán)境中運行的部件。ME 102是^A^ 系統(tǒng)100中的一個完整的子系統(tǒng)，它被狄以提供單獨的系統(tǒng)管理和平臺 的基于固件的系統(tǒng)特征。ME 102通常不可訪問主機子系統(tǒng)101的資源并且 ^i^幾子系統(tǒng)101不可訪問ME的資源。但是，ME 102可與主機子系統(tǒng)101 以#的方式共享少量資源。這些共享的資源防ii^ ME 102和主沖/li且成部 分之間不"^的訪問，以有凌i^M尋ME 102與ii;u子系統(tǒng)101分離。處理器單元110 f^^任意類型體系結構的中:fc^理器，例如^J )超線 程、安全性、網(wǎng)絡、數(shù)字媒^M支術的處理器、單核處理器、多核處理器、 ^7v式處理器、移動處理器、微控制器、數(shù)字信號處理器、超標量處理器、 向量處理器、衫旨令多數(shù)據(jù)(SMD)計^^幾、復雜指令集計算機(CISC)、
精簡指令集計^f幾(Rise)、超長指令字(VLiw)或';^^體系結構。MC 120 ^]于提供對^f諸器以及輸A/輸出設備(例如^f諸器130和 IOC140)的控制和配置的芯片集。MC 120可被集成到集成了多種功能的 芯片集上，所述功能例如圖形、媒體、單獨^U亍方式、主^R^外設總線接 口、存儲器控制、電源管理等。MC 120或MC 120中的存儲器控制器功能 可以集成到處理器單元110中。在一些實施例中，^f渚器控制器，或者在 處理器單元110內(nèi)部或者在其外部，可以為處理器單元110中的所有核或 者處理器工作。在另一些實施例中，它可以包括不同的部分，用于為處理 器單元110中的不同的核或者處理器單獨工作。MC 120包括^f渚器控制器 電路122和MC ME部分124。存儲器控制器電路122提供^j諸器控制功能 以及其它控制功能。MC ME部分124是ME102的一卩分。其可與主機子 系統(tǒng)101以於的方式共享^f諸器控制電路122。MC ME124至少包括ME控制器125、 ME^f諸器126以及密碼才;L4狹 127。 MC ME124可以包括其它部件。ME控制器125是可通過M^ff序來 ^a亍管理功能的處理器或者控制器。ME務賭器126可包括隨^^^f渚 器(RAM)、閃存或只讀務賭器(ROM) ^f斜辨和數(shù)據(jù)。密石財M狹 127用于加密和解密以及認證信息。它可以支持用于加密和解密的高M口密 標準(AES) 、 AES-密碼塊鏈接(CBC) ， Rivest密碼4 (RC4)算法。它 可以支持用于認證的^^合希算備1 (SHA-1)、消息分類算法5 (MD5) 以A^合希消息4^正^^馬(HMAC)算法。務賭器130務賭系統(tǒng)/R/馬和數(shù)據(jù)。主務賭器130通常利用動態(tài)隨才;u4 旨賭器(DRAM)、靜態(tài)隨4踏旨賭器(SRAM)或包括那些不必刷 新的任意其它類型的存儲器來實現(xiàn)。^^渚器130可包括例如DRAM的多通 道^ff者器設備。DRAM可以是同步DRAM (SDRAM),單數(shù)悟率(SDR) SDRAM,擴展數(shù)據(jù)輸出(EDO) DRAM,雙數(shù)據(jù)率(DDR) SDRAM,雙 數(shù)據(jù)率2 (DDR2) SDRAM, Rambus DRAM (RDRAM R)，極限(extreme) 數(shù)據(jù)率(XDR)或者XDRII。 RDRAM和XDR是Rambus的注冊商標。DDR 通過在時鐘的上升沿和下降沿均傳送數(shù)據(jù)勒口倍傳逸速率，并且可被封裝在雙列直插iC^f渚器模塊(DMM)中。它不需要增加前端總線(FSB)的 頻率就能有效地使傳i^i4率加倍。DDR2利用例如管芯上(on-die)終止 (termination)等多種技術來清除在芯片、預^i爰沖器以及片夕卜(off-chip) 驅(qū)動器上的多余信號噪聲，以增加數(shù)據(jù)速率。片外驅(qū)動器可利用校準技術 來校;似皮此之間的微分數(shù)據(jù)選通。通過校準，針對緩沖器阻抗來優(yōu)化斜坡 (ramping)電壓以減少上升和下降沿的過沖和低沖(over- and undershooting) 。XDR或XDR IH細用于可升級(scalable)的高逸泉到點雙向 數(shù)才刷言號的微分Rambus信號級(DRSL)以^于向多^S殳備源同步運送 地址和命令信號的Rambus信號級(RSL)。用于務賭器130中的存^諸器i殳 備可在^f可適合的時鐘頻率下操作，例如100MHz, 133MHz， 166MHz, 266MHz, 333MHz， 400MHz， 1GHz或可升級至8GHz。它可以利用^frf可 封裝技^ii行封裝，封裝技術包括J擬冊陣列(BGA) ， DMM,棒(stick) 或模塊。務賭器130可以包括沒置于平臺上的并且具有在處理器地址空間 中的一個地址范圍的其它類型的，器設備。IOC 140具有設計用于支持I/O功能的多個功能。IOC 140還可以^ M到芯片集或者與MC 120分離以實現(xiàn)VO功能。IOC 140可以包4射午多 接口和I/0功能，例如夕H殳部件互連(PCI)總線接口，處理器接口，中斷 控制器，直接^f渚器存取(DMA)控制器，電源管理邏輯，定時器，系統(tǒng) 管理總線(SMBus)，通用串行總線(USB)接口，海量^[諸器接口，低 引腳計數(shù)(LPC)接口，無線互連，直接媒^t矣口 (DM)等。IOC 140包 括]/OME部分160,鏈路接口電路165，處理器接口空間電路170,以及P 個資源175,到175p。1/OME部分160是ME102的一部分。它管理以安全的方式與處理器子 系統(tǒng)101共享的I/O資源。I/O ME部分160在^的夕hi殳互連空間中梯作。 夕K殳互連空間與夕bi殳部件互連(PCI) ^!^相關聯(lián)。I/O ME部分160通過 控制器艦162與MC ME部分124連接?？刂破?162是ME 102中的 安，洛。它通常消耗4艮低的電能。它具有低引腳計數(shù)，通常包括兩個信 號， 一個雙向時鐘信號和一個凄t據(jù)信號，以^^一個復j立信號。它具有獨立
時鐘。控制器敏洛162的帶寬是中等的，范圍在8兆比特每秒(Mbps)到 66Mbps之間。處理器接口電路no包括在處理器接口空間中運行的電路。處理器單 元no可以通it^理器接口互連或者《絲175來訪問處理H"接口空間。在一個實施例中，處理器接口互連175 Ai接媒^4妾口 (DM)互連或者鏈路。^^4妾口電路165通過控制器^ 各182提供與設備180進行通信的接 口?？刂破縻G洛182與控制器M 162相似。P個資源175,到175p可以包 括由I/O ME部分160和處理器接口空間電路170共享的任，何資源。P個資 源175,到175p的示例可包括閃存和用于吉比特以太網(wǎng)的i某體訪問控制器 (MAC) 。 I/O ME部分160可以包括沒有示出的其它部件，例如定時器、 熱控制4妾口，電源管理電路，通用I/0設M。互連145提供對夕H殳的接口?；ミB145可以點到點的或連接到多個設 備。為了清^見，圖中沒有示出所有互連。可以預期的是互連145可包 括4封可互連或者總線，例如夕K殳部件互連(PCI) ， PCI Express,通用串行 總線(USB),小型計算機系^l妄口 (SCSI)，串行SCSI,以及直接媒體 接口 (DM)等。海量^f諸H4妻口 150連接海量^(諸器設備以^(諸檔案信息，例如，代 碼，禾辨，文件，數(shù)4脈應用。海量^f諸H4妄口可包括SCSI，串行SCSI， 高級技術附件(ATA)(并行和/或串行)，集成設備電路(IDE),增強 型IDE, ATA射且接口 (ATAPI)等。海量刷渚器設備可包括壓縮盤(CD) 只讀^4者器(ROM) 152，數(shù)字3彭頁/通用盤(DVD) 153，軟驅(qū)154,以及 石植驅(qū)動器155，磁帶驅(qū)動器156,以;5Ua可其它的石茲或者iW^i殳備。海 量，器設備提供讀^^幾器可訪問介質(zhì)的機亂I/O設備147,到147k可包括用于^/f亍I/O功能的4封可I/O設備。I/O設 備147,j 147k的示例包括用于輸入設備(如，鍵盤、鼠標、斬i^求、指示 設備)、媒體卡(如，音頻、視頻、圖形)、網(wǎng)卡以及任何其它的外設控 制器。設備180可以是駐留在ME部分的4^f可設備。它具有接口電路以允許 其通過控制器m 182與例如IOC140 il才羊的i殳^^i^ffi^言。圖2是示出才財居本發(fā)明的一個實施例的在兩^S殳備之間的互連總線255 的圖?；ミB總線255#|鈔各接口電路165連接到設備180。它是圖l中所示 的控制器敏洛182的一個實例。鏈路接口電路165包括時鐘脈沖源210，時 鐘緩沖器215,數(shù)據(jù)緩沖器220， ^^各和物理層230，事務層240以及空閑 #^則器250。設備180包括時鐘脈沖源260,時鐘緩沖器265,數(shù)據(jù)緩沖器 270, ^ 各和物SJ:275，事務層280，以及空閑抬3則器290?；ミB總線255包括時鐘線路256以及數(shù)據(jù)線路257。在一個實施例中， 互連總線255以半雙工方式進4甜喿作，在該方式中總線在一個時刻僅在一 個方向上傳輸數(shù)據(jù)。在另一實施例中，可存在兩條總線，*都具有與互 連總線相同的結構，以全雙工方式才剩乍。在另一實施例中，時鐘信號 可^皮^v凄封居，以在單個^Jii^f亍傳豐lr。時鐘脈沖源210可以是^f可適合的時鐘-脈沖源，如晶體振蕩器或者環(huán) 形振蕩器。它通過時鐘緩沖器215在時鐘銜洛256上以第一頻率產(chǎn)生第一 時鐘信號。時鐘信號與通過數(shù)據(jù)緩沖器220傳輸?shù)皆O備180的數(shù)據(jù)同步。同樣，時鐘脈沖源260可以是<封可適合的時鐘脈沖源，如晶a蕩器 或者環(huán)形振蕩器。它通過時鐘緩沖器265在時鐘銜洛256上以第二頻率產(chǎn) 生第二時鐘信號。當設備180傳輸數(shù)據(jù)時，第二時鐘信號與被傳輸?shù)浇涌?165 的數(shù)椐同步。時鐘界jo中源210和260可以不同并il^目互獨立。第一和第二頻率也可 以相5i蟲立并且分別在第一和第二頻率范圍內(nèi)。第一頻率范圍從大約8MHz 到66MHz而第二頻率范圍從大約BMHz到266MHz。通過在設備之間引 入頻率范圍寬變化的不同的并且獨立的時鐘脈沖源，可以不必利用精確的 技術，如昂貴且耗電大的鎖相環(huán)路。它可以在基于信用的^4空制策略下， 通iiJ&測兩^H殳備之間的^^且的消庫沐生成來實現(xiàn)。當兩^S殳備165和180 相互通信時，它們擬目同的頻率范圍內(nèi)運行。這可以通過軟件進4預己置。從《錄接口電路165或^i殳備180傳輸?shù)臄?shù)據(jù)或消息形成^^且。分組
可以是已發(fā)送的、完成的以及;^送的分組這三者中的一個。已發(fā)送的、 完成的以^L^送的分組可與在PCI Express事務中定義的那些^^JL4目似。 例如，消息和一些寫事務可被發(fā)送，意味著寫請求(包括數(shù)據(jù))*^送， 而從請求者的角>1^看，在請求^L^送出出日端口事務就結束。t絲和物理層230扭/f亍鏈接或互連任務，例如去串行化，串行化，解 碼，糾4射企查以及產(chǎn)生，鏈4封中裁等。事務層240在事務iO'討Am斜乍。它包括事務排序邏輯242，隊列結構 244，以及部件特定邏輯246。事務排序邏輯242提供用于加強簡化的事務 排序規(guī)則的邏輯。隊列結構244 ##用于^i空制策略的^^IL。 ^i空制策略 可以M于信用的控制策略，它類似于用在PCI Express協(xié)議中的控制策略。 部件特定邏輯246包4甜A/^目關設備的特定功能的電路?？臻e招二則器250 ;^;則互連總線255上的空閑狀態(tài)，而不需凌*在連《^到 互連總線255的設備之間的特定消息來傳送它們空閑的事實?？臻e狀態(tài)一 種狀態(tài)，在該狀態(tài)中，鏈路或總線255上的^&""i殳^^都沒有^^TT傳送的 東西并且兩個設備都準^f吏總線ii^更低的功率狀態(tài)。當互連總線255用 在半雙工方式時，空閑檢測器250檢測空閑狀態(tài)。它包括用于實現(xiàn)j企測空 閑狀態(tài)的過程的邏輯。它包括接收標志，無iM可時在當前設備從其它設備 接4t5iWS可事務時，該標志l^皮設置。時鐘脈沖源260、時鐘緩沖器265、數(shù)據(jù)緩沖器270、 ^!^和物理層275、 事務層280以及空閑檢測器290可與接口 165中的對應的單;U目似。兩個 設備可不包斜目同的通信接口單元。事務層280可包括事務排序邏輯282、 隊列結構284以及部件特定邏輯286，它們與事務層240中相應的部件相似。圖3是示出才財居本發(fā)明一個實施例的隊列結構244的圖。隊列結構244 可通過《il^和物理層230以及時鐘緩沖器215連接到時鐘脈沖源210。隊列 結構244包括去4各式器310、已發(fā)送和完成隊列320、已發(fā)送和完成信用分 酉己計數(shù)器325、極送隊列330、狄i^孑言甩計凄t器335、傳輸隊列340、 格式器345、消費信用計凄t器350、信用分配360以及^U空制邏輯370。去格式器310將從f鈔各和物般230接收的^i且去格式并且分為兩類。
第一類包括已發(fā)送的和完成的分組。第二類包括^送的分組。已發(fā)送和完成隊列320存^t第一類中的分組。極送隊列330存儲第二類中的分組。 已發(fā)送和完成信用分配計數(shù)器325將4^1發(fā)送和完成隊列320中的接收 的已發(fā)送和完成分組的數(shù)量的第一接收信用進行累加。；^送信用計數(shù)器 335將43^^送隊列330中的接收的^C送^^且的數(shù)量的第二4妄收信用 進行累加。第"^第^^妄收信用形成接收信用并被傳輸?shù)皆O備180。信用分 配寄存器360存+射殳備180的4妾收j言用的更新限制。傳輸隊列340存儲用于傳輸?shù)膫鬏敺纸M。格式器345對從傳輸隊列340 讀出的分組進#^式化，并將經(jīng)格式化的分^HiLit^^^各和物理層230。消 費信用計數(shù)器350脊R^傳輸隊列340中的傳輸分組的數(shù)量的傳輸信用 進行累加。^i空制邏輯370利用信用限制360和消費信用計數(shù)器350來才Wta4空 制邏輯。結果然后纟皮轉發(fā)到部件特定邏輯246。通常，^fe制iC輯遵循用于 PCI Express中的相同的;JU空制邏輯。圖4是示出才財居本發(fā)明一個實施例的事務排序表400的圖。事務排序 表400包4舌已;^il"i貪求^亍410、 ^j^i青求4亍420、完成行430、已發(fā)送請 求列440、 ^jl送請求"0以戲成列恥0。事務排序表恥0為事務排序提 供簡化的規(guī)則。在事務排序中，可以阻止或者通過^M或事務。當沒有足 夠的信用傳輸時，^^H/事務^l皮阻止。當^^il/事務可以通過^f各在之前被接收的另一^^/事務以前被轉發(fā)時，^ia/事務被通過。jHi^卜，當^ia/事務 A和B是4拔的^is/事務且^ia/事務A被斷言為下一個^^i/事務時，分纟il/事務A被稱作通過^^H/事務B。規(guī)則允許或者禁4行上的一事務通過在列上的另一事務。表中的NO指示對應行的事務不能通iW應列的事務。例如，行410 和列440在NO條目Ji^目交。該NO條目指示已發(fā)送請求^fMi樹過另 一已發(fā)送請求。作為另一示例，行430和列450在YES條目Ji^目交。因此， 允許完成事務通it^送請求。因為已發(fā)送分組和完成分組共享同一隊列，所以這些類型的分組的事
務排序規(guī)則相同。事務排序規(guī)則僅允許已發(fā)送的請求或完成的事務通過未 發(fā)送的請求。規(guī)則禁止已發(fā)送的請求或完成的事務通過另 一已發(fā)送的請求 或完成的事務。規(guī)則還禁止未發(fā)送的請求通過另一已發(fā)送的請求，另一未 發(fā)送的請求或完成的事務。圖5是示出根據(jù)本發(fā)明一實施例的^;則空閑狀態(tài)的過程500的力f^呈圖。 從START開始，過程500占用總線作為主設備(步驟510)。主設備是當前占有總線并且驅(qū)動時鐘信號或者傳輸數(shù)據(jù)的設備。接著，過程500 完M送掛起事務(步驟520)。然后，過程500扭^亍至另一沒備的總線交 接(hand"Off)(步驟530)?？偩€交接是在必要時傳遞總線占有權以允許 其它設M遞數(shù)據(jù)。接著，過程500確^否存^/人其它設備回到當前設備的總線交接(步 驟540)。若否，則過程500確狄否4t^一^^且(步驟545)。若否，則 過程500返回到步驟540。否則，過程500設置接收標記(步驟550)并返 回到步驟540。若存在來自其它設備的總線交接，則過程500確^_否存在 才拔事務(步驟560)。若是，則過程500返回到步驟520以完^j^送4拔 事務。否則，過程500確定接收標記是否被設置(步驟570)。若接收標^^皮設置，則過程500清除接收標記(步驟580)并返回到步 驟530以扭行至其它設備的總線交接。否則,、過程500 ii7v空閑狀態(tài)(步 驟590)，然后結束。本發(fā)明的實施例的單元可通過硬件、固件、軟件或它們的任意結合來 實現(xiàn)。術語"硬件"通常指具有物理結構的單元，如電子的、電磁的、光 的、光電的、機械的、機電部件、組件或設備等。術語"軟件"通常指邏 輯結構、方法、過程、程序、例程、處理、算法、規(guī)則、函數(shù)、表達式等。 術語"固件，，通常指邏輯結構、方法、過程、程序、例程、處理、算法、 規(guī)則、函數(shù)、表達式等，其被實現(xiàn)或者^v到硬件結構(如，閃存)中。 固件的示例可包括孩"V馬、可寫控制M、 ^i扁程結構。當在軟件或固件 中實現(xiàn)時，本發(fā)明實施例的單元實質(zhì)是用于擬亍必務f壬務的f^馬段。軟件/ 固件可包括在才A/f亍本發(fā)明一個實施例中描述的操作的實際代碼或者模仿或
仿真^喿作的代碼。程序或代戶馬段可^f諸在處理器或者機器可讀介質(zhì)中，或
者在傳輸介質(zhì)上通過包含在載波中的計算^Jt據(jù)信號或由載波調(diào)制的信號 來進行傳輸。"處理器可讀或可訪問介質(zhì)"或"機器可讀或可訪問介質(zhì)" 可包括<封可可以存儲、傳輸或傳送信息的介質(zhì)。處理器可讀或機器可訪問
介質(zhì)的例子包括電路、半導^f渚器設備、只讀存儲器(ROM)、閃存、 可擦除ROM (EROM)、可擦除可編程ROM (EPROM)、軟盤、壓縮盤 (CD)ROM、光盤、硬盤、光纖介質(zhì)、射頻^l^等。計算才;ul^居信號可包 括可以通過傳輸介質(zhì)傳播的^f封可信號，傳#^質(zhì)例如電子網(wǎng)絡通道、光纖、 空氣、電磁、RF #^各等。代/^殳可以通過例如因特網(wǎng)、企業(yè)內(nèi)部網(wǎng)等計算 機網(wǎng)絡進行下載。機器可訪問介質(zhì)可以包含在制造的物品中。機器可訪問 介質(zhì)可包括數(shù)據(jù)，當被機器訪問時所述數(shù)據(jù)引起機器才M亍上面描述的操怍。 機器可訪問介質(zhì)還可包括&^其中的程序^/馬。程序f^馬可包括用于執(zhí) 行上面描述的操作的機器可讀代碼。這里的術語"數(shù)據(jù)"指為了機器可讀 目的而被編碼的4封可類型的信息。因此，它可包括考呈序，代碼，數(shù)據(jù)，文 件等。
本發(fā)明的所有或者部分實施例可以由硬件、軟件或固件或者它們的結 合來實現(xiàn)。硬件、軟件或固件單元可具有相互耦合的若干模塊。硬件單元 可通過機械的、電子的、光的、電磁的或者任意的物理連4鈕禹合到另一模 塊。軟件才狹可通過函數(shù)、過程、方法、子《辨、或者子例程調(diào)用、跳轉、 鏈接、^!史、變量以及變元4專遞、函凝:返回等l^^到另一才勢夾。軟件沖M 津給到另一才狹以接收變量、^!丈、變元、指針等，和/或以產(chǎn)生或傳遞結 果、更新變量、指針等。固件4狄通iiJi述硬件和軟件^^方法的任意組 合擬給到另一才狹。硬件、軟件或者固件才狹可以l給到另一硬件、軟 件或者固件模塊的任何一個。模塊還可以是軟件驅(qū)動程序或者與平臺上運 行的*#系統(tǒng)進行交互的接口。才狹還可以是硬件馬區(qū)動器，用于對硬^H殳 備進行配置、設置、初始化、發(fā)送以及接收數(shù)據(jù)。裝置可包括硬件、軟件 和固件4狹的任意結合。
雖然根據(jù)若干實施例描述了本發(fā)明，但是本領域的技術人員會理解， 本發(fā)明并不限制于所描述的實施例，而是可在所附權利要求的精神和范圍 內(nèi)進4tf多改和變化。因此，該描述被認為^Jf釋性的而非限制性的。
權利要求
1.一種裝置，包括第一時鐘脈沖源，用于在鏈路總線線路上以第一頻率產(chǎn)生第一時鐘信號，所述第一時鐘信號與將被傳送到設備的第一數(shù)據(jù)同步，所述設備具有第二時鐘脈沖源，它在所述設備傳送第二數(shù)據(jù)時，以第二頻率產(chǎn)生與第二數(shù)據(jù)同步的第二時鐘信號，所述第一和第二數(shù)據(jù)各形成一分組，所述分組是已發(fā)送的分組、完成的分組以及未發(fā)送的分組這三者中的一個，所述第一和第二頻率相互獨立并且分別限制在第一和第二頻率范圍內(nèi)；以及隊列結構，耦合到所述第一時鐘脈沖源以存儲在基于信用的流控制策略中使用的分組。
2. 權利要求l所述的裝置，其中，所述第一時鐘信號與所述第一數(shù)據(jù) 分離。
3. 權利要求l所述的裝置，其中，所述第一時鐘信號和所述第一數(shù)據(jù) ^A^所述^^各總線《姊中。
4. 權利要求1所述的裝置，其中，所述第一頻率范圍從大約8MHz 到66MHz而所述第二頻率范圍從大約32MHz到266MHz。
5. 權利要求l所述的裝置，其中，所述隊列結構包括第一隊列，用于^f諸接收的已發(fā)送的和多成的^ia;第二隊列，用于^f諸接收的^^送的^^且；第一接收信用計數(shù)器，M^到所述第一隊列，用于將^^在所述第一 隊列中的所述接收的已發(fā)送和完成的分組的數(shù)量的第一接收信用進行累 加；第J^I妄收信用計數(shù)器，4給到所述第二隊列，用刊夸f(^所述第二 隊列中的所述接收的^送的分組的數(shù)量的第二接收信用進行累力。，所述 第一和第二信用形成將被傳送到所述設備的接收信用；以及信用卩艮制，用于更新所述設備的接收信用的限制。
6. 權利要求5所述的裝置，其中所述隊列結構還包括傳輸隊列，存儲用于傳輸?shù)膫鬏敺纸M；以及 消費信用計數(shù)器，津給到所述傳輸隊列，將^J^所述傳輸隊列中的 所述傳輸^l且的數(shù)量的傳輸信用進行累加。
7. 權利要求6所述的裝置，其中，所i^于信用的流控制策略是基于 所述傳l射言用和信用限制的。
8. 權利要求5所述的裝置，還包拾事務排序邏輯，^^到所述隊列結構，用于實施筒化的事務排序^!J'J， 所述事務排序MJ'J允許已發(fā)送的和完成的事務共享同"H言用。
9. 權利要求8所述的裝置，其中，所述事務排序邏輯允許已發(fā)送的請 求或完成的請求通過a送請求，禁止已發(fā)送的請求或完成的請求通過另 一已發(fā)送的或完成的請求，以及禁止a送的請求通過另一U送的請求。
10. 權利要求l所述的裝置，還包括空閑沖企測器，用于檢測所述銜洛總線線路上的空閑狀態(tài)，而不使用發(fā) 向或來自所述設備的特定消息。
11. 權利要求10所述的裝置，其中，所述空閑檢測器包括 接收標記，當4t^分組并且至其它設備的總線交接發(fā)生時所述接收標"^皮設置，當不存在將將^C^送的M事務并且存在來自其它設備的總線交接時，所述接收標ie^皮清除。
12. 權利要求ll所述的裝置，其中，在來自其它裝置的總線交^^不存在將^^送的掛起事務且所述接收標i己被清除時，所述空閑狀態(tài)被檢 測到來。
13. —種方法，包4舌在鏈路總線線路上以第一頻率產(chǎn)生第一時鐘信號，所述第一時鐘信號 與將被傳送到設備的第一數(shù)據(jù)同步，所述設備具有第二時鐘脈沖源，它在 所述設M送第二^t據(jù)時，以第二頻率產(chǎn)生與第二教據(jù)同步的第二時鐘信 號，所述第一和第二數(shù)據(jù)各形成一分組，所述分組是已發(fā)送的分組、完成 的分組以及^送的分組這三者中的一個，所述第一和第二頻率相互獨立 并且分別限制在第一和第二頻率范圍內(nèi)；以及 在隊列結構中^H諸^^且，所述^ia^^]在基于信用的流控制策略中。
14. 權利要求13所述的方法，其中，產(chǎn)生所述第一時鐘信號包括將所 述第一時鐘信號與所述第一數(shù)據(jù)分離。
15. 權利要求13所述的方法，其中，產(chǎn)生所述第一時鐘信號包括將所述第一時鐘信號和所^一數(shù)據(jù)^在所述飽f各總線線路中。
16. 權利要求13所述的方法，其中，所述第一頻率范圍從大約8MHz 到66MHz而所述第二頻率范圍從大約32MHz到266MHz。
17. 權利要求13所述的方法，其中，在所述隊列結構中存儲^^且包拾 將接收的已發(fā)送和完成的分組^f諸在第一隊列中； 將接收的a送的分組^l在第二隊列中；將^C4在所述第一隊列中的所述接收的已發(fā)送的和完成的分組的數(shù)量 的第一接收信用進行累加；將4議在所述第二隊列中的所述接收的表義送的分組的數(shù)量的第二接 收信用進4亍累力口，所述第一和第二信用形成將被傳送到所述設備的接收信 用；以及在信用P艮制中更新所#置的接收信用的限制。
18. 權利要求17所述的方法，其中，在所述隊列結構中存儲^^且還包括將用于傳輸?shù)膫鬏擽^且^f諸在傳輸隊列中；以及 將代表在所述傳輸隊列中的所述傳輸分組的數(shù)量的傳輸信用進行累加。
19. 權利要求18所述的方法，其中，所、i^于信用的^4空制策略A^ 于所ii傳IIH言用和所述信用卩艮制的。
20. 權利要求17所述的方法，還包括實施簡化的事務排序規(guī)則，所述事務排序規(guī)則允許已發(fā)送的和完成的 事務共享同"H言用。
21. 權利要求20所述的方法，其中，實施簡化的事務排序規(guī)則包括允許已發(fā)送的請4Ul完成的請^ititt^送的請求； 禁止已發(fā)送的請求或完成的請求通過另 一已發(fā)送的或完成的請求；以及禁止^^送的i青4it過另一^送的請求。
22. 權利要求13所述的方法，還包括檢測所述銜洛總線線路上的空閑狀態(tài)，而不利用發(fā)向或來自所述設備的特定消息。
23. 權利要求22所述的方法，其中，^^則包拾當j)t^^ia并JL^其它設備的總線交接發(fā)生時設置接收標記；以及 當不存在將^l送的a^事M"且存在來自其它設備的總線交接時， 清除所述接收標記。
24. 權利要求23所述的方法，其中，4&則空閑狀態(tài)包括在來自其它設備的總線交接之后不存在辨^tl送的掛起事務i^斤述接 收標i^皮清除時，4企測到所述空閑狀態(tài)。
25. —種系統(tǒng)，包括-. 主處理器；通過^ft器控制器^^到所述主處理器的存儲器，所述存儲器包括多個雙數(shù)據(jù)率同步動態(tài)隨才;u4^f諸器裝置；l給到所i^處理器的芯片集，所述芯片集具有主部#可管理性引 擎(ME)部分，所述芯片集包括接口電路，所述接口電路包括第一時鐘脈沖源，用于在^總線線路上以第一頻率產(chǎn)生與第一數(shù)據(jù) 同步的第一時鐘信號；以及通i^斤述食絲總線^^給到所述芯片集的駐留在ME部分中的設備， 所述設備具有第二時鐘脈沖源，它在所述設備傳送第二數(shù)據(jù)時，以第二頻 率產(chǎn)生與第^^li據(jù)同步的第二時鐘信號；所述第一和第二4t據(jù)各形成一分 組，所述分組是已發(fā)送的分組、完成的分組以及未發(fā)送的分組這三者中的 一個，所述第一和第二頻率相互獨立并且分別P艮制在第一和第二頻率范圍內(nèi)；其中，所述接口電聘4有隊列結構，用于^H諸在基于信用的流控制策略中使用的分組。
26. 權利要求25所述的系統(tǒng)，其中，所述第一頻率范圍從大約8MHz 到66MHz而所述第二頻率范圍從大約32MHz到266MHz。
27. 權利^"求25所述的系統(tǒng)，其中，所述接口電路還包括 事務排序邏輯，^^到所述隊列結構，用于實施簡化的事務排序^J'J，所述事務排序^J'J允許已發(fā)送的和完成的事務共享同^^言用。
28. 權利要求27所述的系統(tǒng)，其中，所述事務排序邏輯允許已發(fā)送的 請求或完成的請求通過U送的請求，禁止已發(fā)送的請求或完成的請求通 過另 一已發(fā)送的請求或完成的請求，以及禁止^J^送的請4it過另 一未發(fā) 送的請求。
29. 權利要求25所述的系統(tǒng)，其中，所述接口電路還包括 空閑檢測器，用于檢測所述,總線線路上的空閑狀態(tài)，而不^J ]發(fā)向或來自所述設備的特定消息。
全文摘要
本發(fā)明的一個實施例是一種有效的互連總線。第一時鐘脈沖源在鏈路總線線路上以第一頻率產(chǎn)生第一時鐘信號，所述第一時鐘信號與傳送到設備的第一數(shù)據(jù)同步。該裝置具有第二時鐘脈沖源，它在所述裝置傳送第二數(shù)據(jù)時以第二頻率產(chǎn)生與第二數(shù)據(jù)同步的第二時鐘信號。所述第一和第二數(shù)據(jù)各形成一分組，該分組是已發(fā)送的分組、完成的分組以及未發(fā)送的分組這三者中的一個。所述第一和第二頻率相互獨立并且分別限制在第一和第二頻率范圍內(nèi)。隊列結構存儲在基于信用的流控制策略中使用的分組。
文檔編號G06F13/42GK101149726SQ200710170130
公開日2008年3月26日 申請日期2007年9月20日 優(yōu)先權日2006年9月20日
發(fā)明者K·瓦迪韋盧, M·亨薩克 申請人:英特爾公司