例中，還進一步包括:偏置電路。所述偏置電路包括串聯(lián)的第一偏置PMOS管MPl、第二偏置PMOS管ΜΡ2和偏置NMOS管MNl，兩個偏置PMOS管與輸出電路中的PMOS管并聯(lián)，具體的，MPl與輸出電路中各分支的第一個PMOS管并聯(lián)，即柵極相連，源極相連，且漏極連接ΜΡ2的源極；ΜΡ2的柵極與輸出電路中各分支的第二個PMOS管的柵極相連，ΜΡ2的漏極與MNl漏極相連；ΜΝ1的柵極與正溫度系數(shù)電路中QO的集電極連接，MNl的源極與正溫度系數(shù)電路中Ql的發(fā)射極連接；Q1的集電極和基極相連。
[0034]本實用新型實施例的技術方案為了增大該電路對于電源電壓的抑制作用，增加了一路MPl以及麗I組成的偏置電路，可以保證QO集電極(collector)與Ql的集電極(collector)保持一致，不會隨電源電壓的變化使得電路的基準電流有變化，提高了輸出電壓對于電源變化的抑制能力；該電路的三個輸出分支分別包括串聯(lián)的兩個PMOS管，進一步提高了輸出電壓對于電源變化的抑制能力。
[0035]上述電路中，優(yōu)選的，第二偏置PMOS管MP2的漏極與偏置NMOS管麗I的漏極之間連接有分壓電阻R4 ;偏置電路與三個輸出分支中，各自的第一個PMOS管的柵極相連，且連接至MP2的漏極；偏置電路與三個輸出分支中，各自的第二個PMOS管的柵極相連，且連接至麗I的漏極。
[0036]在偏置電路中增加了分壓電阻R4，為該電路中各PMOS管的柵極提供電壓，不必設計另外的偏置電路為各PMOS管柵極提供電壓，從而降低了電路的功耗。
[0037]上述電路中，優(yōu)選的是還設置有串聯(lián)的第一輸出電阻R3和第二輸出電阻Rout，并聯(lián)在所述負溫度系數(shù)電路的兩端，R3和Rout的連接點作為電壓VBG輸出端。具體是，所述負溫度系數(shù)電路包括Q2和R2。則R3和Rout并聯(lián)在Q2和R2的兩端，R3與Q2的集電極相連。
[0038]第一輸出電阻和/或第二輸出電阻，其阻值優(yōu)選可調，以便能夠調整輸出電壓的范圍。
[0039]本實用新型實施例的技術方案，為了滿足芯片對于低壓低功耗需求而進行了改進，對于靜態(tài)功耗要求較高的芯片有極其重大的意義。該帶隙基準電路中，由于不再引入運放，所以也就不會產生失調電壓對于帶隙(bandgap)輸出電壓影響的問題。為了得到更大范圍的帶隙基準源的輸出，又另外增加了一路R3與Rout組成的電阻，可以通過調整Rout的值得到零溫漂溫度系數(shù)的不同輸出電壓值，溫度系數(shù)不隨電阻值以及輸出電壓值的變化而改變。
[0040]上述電路結構的輸出電壓VBG的表達式為:
[0041 ] VBG = [Vbe(q2)+R2*Vt*ln(n)/Rl]*(Rout/Rl)
[0042]其中，Vbe (q2)為Q2的發(fā)射結電壓，Vt = KT/q，q為電子電荷(1.6*10E_19庫侖)，K為玻爾茲曼常量，T為溫度，η為Ql的三極管數(shù)量N。
[0043]根據(jù)此表達式可以看出，輸出電壓VBG可以通過調整Rout的大小來改變，其溫度特性不隨電阻Rout的改變而改變。在核心電路輸出電壓部分引入兩個電阻組成的分支，實現(xiàn)了輸出電壓可調的情況下保持溫度系數(shù)不變。
[0044]如圖3所示，圖3中橫軸代表電源電壓VCC，其變化范圍是從1.5V_4.0V,縱軸代表輸出電壓的變化范圍。上面的線條代表采用本實用新型實施例進行仿真后的輸出電壓VBG變化曲線，下面的線條代表采用現(xiàn)有技術進行仿真后的輸出電壓Vout變化曲線。從仿真結果看，電源電壓VCC變化在1.5V-4V的范圍內，輸出電壓VBG的值由現(xiàn)有的28mV的變化范圍提高到5.5mV ;輸出電壓VBG的值不會隨調整(trimming)位的改變而改變它們的溫度特性。
[0045]注意，上述僅為本實用新型的較佳實施例及所運用技術原理。本領域技術人員會理解，本實用新型不限于這里所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調整和替代而不會脫離本實用新型的保護范圍。因此，雖然通過以上實施例對本實用新型進行了較為詳細的說明，但是本實用新型不僅僅限于以上實施例，在不脫離本實用新型構思的情況下，還可以包括更多其他等效實施例，而本實用新型的范圍由所附的權利要求范圍決定。
【主權項】
1.一種無運放低功耗高電源抑制比的帶隙基準電路，包括正溫度系數(shù)電路、負溫度系數(shù)電路和輸出電路，其特征在于: 所述輸出電路的三個輸出分支分別包括串聯(lián)的兩個PMOS管； 所述基準電路還包括偏置電路，所述偏置電路包括串聯(lián)的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，兩個偏置PMOS管與輸出電路中的PMOS管并聯(lián)；第二偏置PMOS管的漏極與所述偏置NMOS管漏極相連；所述偏置NMOS管的柵極與正溫度系數(shù)電路中第零三極管的集電極連接，所述偏置NMOS管的源極與正溫度系數(shù)電路中第一三極管的發(fā)射極連接；所述第一三極管的集電極和基極相連。2.根據(jù)權利要求1所述的電路，其特征在于: 第二偏置PMOS管的漏極與偏置NMOS管的漏極之間連接有分壓電阻； 偏置電路與三個輸出分支中，各自的第一個PMOS管的柵極相連，且連接至第二偏置PMOS管的漏極； 偏置電路與三個輸出分支中，各自的第二個PMOS管的柵極相連，且連接至偏置NMOS管的漏極。3.根據(jù)權利要求1所述的電路，其特征在于，還包括: 串聯(lián)的第一輸出電阻和第二輸出電阻，并聯(lián)在所述負溫度系數(shù)電路的兩端，所述第一輸出電阻和第二輸出電阻的連接點作為電壓輸出端。4.根據(jù)權利要求3所述的電路，其特征在于: 第一輸出電阻和/或第二輸出電阻，其阻值可調。5.根據(jù)權利要求4所述的電路，其特征在于: 所述負溫度系數(shù)電路包括第二三極管和負溫度電阻。
【專利摘要】本實用新型提出一種無運放低功耗高電源抑制比的帶隙基準電路。該電路包括正溫度系數(shù)電路、負溫度系數(shù)電路和輸出電路，其中，輸出電路的三個輸出分支分別包括串聯(lián)的兩個PMOS管；還包括：偏置電路，偏置電路包括串聯(lián)的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，兩個偏置PMOS管與輸出電路中的PMOS管并聯(lián)；第二偏置PMOS管的漏極與偏置NMOS管漏極相連；偏置NMOS管的柵極與正溫度系數(shù)電路中第零三極管的集電極連接，偏置NMOS管的源極與正溫度系數(shù)電路中第一三極管的發(fā)射極連接；第一三極管的集電極和基極相連。增加了偏置電路，保證正溫度系數(shù)電路中，三極管集電極的電壓保持一致，不會隨電源電壓的變化使得電路基準電流變化，提高了輸出電壓對于電源變化的抑制能力。
【IPC分類】G05F1/567
【公開號】CN204808103
【申請?zhí)枴緾N201520490226
【發(fā)明人】鄧龍利, 劉銘
【申請人】北京兆易創(chuàng)新科技股份有限公司
【公開日】2015年11月25日
【申請日】2015年7月8日