本發(fā)明涉及一種電壓調(diào)節(jié)方式，涉及數(shù)字集成電路，尤其涉及一種低功耗設計技術。

背景技術：

低功耗技術(Low power technology)用來解決功率消耗問題，功耗問題是決定摩爾定律能否繼續(xù)適用的唯一因素。低功耗技術從不同層次可分為系統(tǒng)級，邏輯級，電路級，版圖級，工藝級。本發(fā)明設計屬于系統(tǒng)級低功耗設計技術。近年來，隨著集成電路(IC)工作頻率，集成度，復雜度的不斷提高，IC的功耗快速增加，而功耗的提高帶來了一系列的現(xiàn)實問題：引起IC運行溫度上升會引起半導體電路的運行參數(shù)漂移，影響IC正常工作；功耗增加引起IC運行溫度上升會縮短芯片壽命；對系統(tǒng)冷卻的要求，不僅增加系統(tǒng)成本，而且限制了系統(tǒng)性能的進一步提高。

近年來，國內(nèi)外對動態(tài)電壓頻率調(diào)整(DVFS)技術的研究應用已經(jīng)十分廣泛和成熟，傳統(tǒng)的DVFS方式采用開環(huán)控制實現(xiàn)，在芯片設計完成后，以查找表的形式設定電壓和頻率的對應關系，然后根據(jù)芯片的實際工作狀態(tài)來查找選取相應的工作頻率和電壓。

國際上對于自適應電壓調(diào)節(jié)(AVS)技術的研究和應用也十分活躍。基于在線監(jiān)測的AVS技術將PVT因素對電路的影響都歸結為路徑延時的變化，然后設計出片上時序監(jiān)測單元監(jiān)測關鍵路徑時序，根據(jù)監(jiān)測到的關鍵路徑時序是否緊張來進行電壓調(diào)節(jié)。因此監(jiān)測單元能否真實的反映出真實關鍵路徑的延時直接關系到電壓調(diào)節(jié)的準確性。

隨著集成度的不斷增加，電源電壓的波動越來越大，電源電壓的波動主要由IR壓降(IR drop)和感應噪聲di/dt(IR droop)引起。IR壓降是由電流流過電源網(wǎng)絡的寄生電阻引起的，而di/dt噪聲則是由于寄生電容、電阻結合的寄生電感引起。這些電源噪聲的時間常數(shù)通常在納秒與微秒之間。這就要求監(jiān)測單元具有高的采樣率，并且要求具有高的電壓調(diào)整反饋速度?；诒O(jiān)測關鍵路徑時序的AVS方法的電壓調(diào)節(jié)反饋通路通常通過I2C接口與外部的電源管理芯片連接，其電壓調(diào)節(jié)速度受到I2C傳輸速度以及外部電源管理芯片的電壓調(diào)節(jié)穩(wěn)定速度的限制，通常需要若干微秒的時間。

基于上面所述的主要問題，本發(fā)明提供了一種聯(lián)合DVFS和片上AVS的快速自適應電源電壓調(diào)節(jié)系統(tǒng)，能有效應對快速電壓波動。

技術實現(xiàn)要素：

發(fā)明目的：本發(fā)明的目的在于，提供一種快速電壓調(diào)節(jié)系統(tǒng)，來快速補償芯片在工作中受到的PVT(Process，Voltage，Temperature)偏差的影響，主要是能補償電源電壓的波動。本方法克服了AVS調(diào)節(jié)的調(diào)節(jié)速度問題，可以廣泛地應用于專用集成電路芯片以及處理器芯片。

技術方案：本發(fā)明所述的快速電壓頻率調(diào)節(jié)系統(tǒng)，包括硬件和軟件兩部分，硬件部分由PLL、PMOS開關組、片外電源管理芯片PMIC、硬件性能監(jiān)測模塊、DVFS控制模塊、片上AVS控制模塊組成。軟件部分由性能層決策模塊和電源頻率管理模塊組成。

DVFS和AVS聯(lián)合調(diào)節(jié)策略分別由DVFS快速粗調(diào)和相對較慢的AVS細調(diào)兩部分實現(xiàn)。兩者之間的聯(lián)合工作模式為：由上層軟件向硬件電路的特殊寄存器寫入當前處理器所需性能狀態(tài)，配置DVFS控制模塊的參數(shù)，并由DVFS控制模塊實現(xiàn)對多路電源軌的切換，該過程并不改變片外穩(wěn)壓源的輸出值。片上AVS控制模塊通過監(jiān)測關鍵路徑時序的緊張狀況對片外穩(wěn)壓源的輸出進行調(diào)節(jié)，從而改變當前芯片的工作電壓。

具體技術方案如下：

系統(tǒng)包括主電路系統(tǒng)平臺、頻率調(diào)整器鎖相環(huán)PLL、輸出電源軌線PMOS開關組、片外電源管理芯片PMIC、性能決策模塊、片上硬件性能監(jiān)測模塊、片上DVFS控制模塊、片上AVS控制模塊；

其中，片上硬件性能監(jiān)測模塊的輸出經(jīng)過性能決策模塊與片上DVFS控制模塊的輸入端相連，片上DVFS控制模塊的輸出端分別連至頻率調(diào)整器鎖相環(huán)PLL和輸出電源軌線PMOS開關組的輸入端，主電路系統(tǒng)平臺的片上環(huán)形振蕩器輸出端與片上AVS控制模塊的輸入端相連，并且片上AVS控制模塊的輸出端與片外電源管理芯片PMIC的輸入端相連；

所述片上硬件性能監(jiān)測模塊是芯片內(nèi)部的硬件電路模塊，主要監(jiān)測芯片總線上的數(shù)據(jù)傳輸和指令數(shù)據(jù)信息，并將該信息傳送到性能決策模塊，性能決策模塊根據(jù)當前不同的應用場景，評估當前處理器的性能需求，同時通過算法預測未來的性能發(fā)展需求，來控制DVFS狀態(tài)機狀態(tài)的切換；

所述輸出電源軌線PMOS開關組是由N個PMOS開關組成，N是大于1的整數(shù)，其打開和閉合狀態(tài)根據(jù)DVFS系統(tǒng)激活設計的查找表來控制；

所述片上DVFS控制模塊主要包括軟件開關組、比較器、數(shù)模轉換電路和控制器；軟件開關組的位數(shù)與所述輸出電源軌線PMOS開關組中PMOS個數(shù)相匹配，并且通過反相器驅(qū)動PMOS晶體管的柵極；比較器的作用是通過比較參考電壓和電源電壓來實現(xiàn)電源電壓的校準；數(shù)模轉換電路為電源調(diào)節(jié)過程提供電壓調(diào)節(jié)步進，同時為比較器提供參考電壓，數(shù)模轉換電路的數(shù)字信號輸入來自于控制器；控制器是電源選擇電路的核心部分，用來控制電源切換的時序，在不同切換模式下具有不同的順序；同時該控制器控制了電源選擇電路其他各功能模塊的有效工作時間，不僅使各部分有序工作，而且在整個電路不需要切換時完全關閉，減小該電路的功耗開銷。

所述主電路系統(tǒng)平臺為包含一個嵌入式CPU處理器的SoC芯片。在進行不同的應用運算處理時，由于不同的應用運算處理對內(nèi)核性能的需求不同，可通過配置不同的電壓/頻率點減小不必要的功耗開銷。

所述頻率調(diào)整器鎖相環(huán)PLL為系統(tǒng)提供不同的頻率。在現(xiàn)代電子技術中，為了得到高精度的振蕩頻率，通常采用石英晶體振蕩器。但石英晶體振蕩器的頻率不容易改變，而利用鎖相環(huán)可以方便地獲得不同的系統(tǒng)時鐘頻率。本發(fā)明中由DVFS控制模塊動態(tài)地配置PLL的參數(shù)來得到滿足不同應用場景的系統(tǒng)時鐘頻率。

所述輸出電源軌線PMOS開關組實現(xiàn)不同電源電壓軌線之間的切換。由N組電源通過PMOS開關組實現(xiàn)與其中一組電源相連，因為切換非?？焖?，可用來電壓快速切換。芯片內(nèi)部不同電壓域的電源關斷需要電源門控單元(Power-Gating Cell，也稱MTCMOS)來實現(xiàn)?？梢赃x擇斷開電源(VDD)或地(VSS)的連接來實現(xiàn)Power-Gating，這兩種Power-Gating Cell被形象的稱為Header-Switch和Footer-Switch。本發(fā)明中擬采用Header-Switch的形式用PMOS實現(xiàn)不需要的電源軌線切斷。

所述片外電源管理芯片PMIC用I2C接口為芯片供電。一方面，PMIC適應芯片當前應用需求動態(tài)地配置適當?shù)碾妷海M量減小芯片的功耗開銷；另一方面，PMIC通過直接監(jiān)測芯片的電源網(wǎng)格電壓值，與參考電壓相比自適應地對當前電壓進行精細調(diào)整，以補償快速電壓變化的影響。自適應電源電壓調(diào)節(jié)是通過直接監(jiān)測電源網(wǎng)絡，并采用電源管理芯片內(nèi)部的比較器比較電源網(wǎng)格上電壓與參考電壓的值，來控制電源管理芯片的電壓輸出，使PMIC輸出校準的電壓值，從而補償快速的電壓變化。

所述性能決策模塊主要由軟件來實現(xiàn)，通過硬件性能監(jiān)控模塊得到當前系統(tǒng)的工作負載情況，通過已有算法得到系統(tǒng)當前所需的電壓/頻率值。PMOS開關組的開啟與關斷由當前所需的電壓值得到，而PLL的參數(shù)配置由當前系統(tǒng)所需的頻率值決定。

所述片上硬件性能監(jiān)控模塊是在一定的采樣周期內(nèi)(硬件電路需要定時器和計數(shù)器)通過分別監(jiān)測數(shù)據(jù)總線和指令總線，最終得到CPI(Clock cycle Per Instruction，表示執(zhí)行某個程序的指令平均時鐘周期數(shù))的值來判斷當前系統(tǒng)的工作負載。

所述片上DVFS控制模塊主要通過監(jiān)測到的工作負載信息，選擇適合當前負載的電源軌線并同時配置PLL的不同參數(shù)，從而設置適合當前工作負載的電壓/頻率點。本發(fā)明中將系統(tǒng)性能要求分成三個層次，設置成查找表的形式，供DVFS控制模塊選擇。

所述片上AVS控制模塊采用了靜態(tài)調(diào)節(jié)加動態(tài)調(diào)節(jié)的方法，大大加快了調(diào)節(jié)速度。在芯片啟動之初，利用片上環(huán)形振蕩器監(jiān)測當前芯片工藝偏差，通過I2C協(xié)議控制外部電源管理芯片動態(tài)調(diào)整芯片的工作電壓，抑制工藝偏差的影響。在芯片工作時則利用片外PMIC實時監(jiān)測電源網(wǎng)格上的電壓變化，從而動態(tài)調(diào)整系統(tǒng)工作電壓以減小電壓偏差的影響。直接采用電源管理芯片內(nèi)部的比較器比較電源網(wǎng)格上電壓與參考電壓的值來控制電源管理芯片的電壓輸出，電壓可自適應調(diào)節(jié)且采樣周期短，進一步減少PVT帶來的時序余量，從而降低VDD以降低功耗。

附圖說明

圖1是作為本發(fā)明第一實施例的系統(tǒng)結構框圖；

圖2是作為本發(fā)明第一實施例系統(tǒng)結構框圖的系統(tǒng)平臺圖；

圖3是作為本發(fā)明DVFS和AVS聯(lián)合工作模式圖；

圖4是作為本發(fā)明DVFS和AVS聯(lián)合調(diào)節(jié)策略的硬件電路實現(xiàn)；

圖5是作為本發(fā)明DVFS控制電源從低到高切換仿真波形

圖6是作為本發(fā)明AVS在常規(guī)電壓下電壓調(diào)節(jié)仿真波形

圖7是作為本發(fā)明AVS電壓調(diào)節(jié)控制信號真值表

具體實施方式

下面結合附圖對本發(fā)明技術方案進行詳細說明，但是本發(fā)明的保護范圍不局限于所述實施例。

實施例：

圖1為本發(fā)明實施例的系統(tǒng)結構框圖，實現(xiàn)了快速電壓調(diào)節(jié)，大幅度的降低了功耗開銷，并且能夠快速補償快速電壓變化。該系統(tǒng)包括主電路系統(tǒng)平臺1；頻率調(diào)整器鎖相環(huán)PLL2；輸出電源軌線PMOS開關組3；片外電源管理芯片PMIC4；性能層決策模塊5；片上硬件性能監(jiān)測模塊6；片上DVFS控制模塊7；片上AVS控制模塊8。

其中，主電路系統(tǒng)平臺1的總線信號輸出到片上硬件性能監(jiān)測模塊6的輸入端。片外電源管理芯片PMIC4通過輸出電源軌線PMOS開關組3為主電路系統(tǒng)平臺1供電。主電路系統(tǒng)平臺1的電源為片外電源管理芯片PMIC 4中比較器的輸入。片上DVFS控制模塊7的輸入為片上硬件性能監(jiān)測模塊6的輸出經(jīng)過性能決策模塊得到的結果值。片上DVFS控制模塊7的輸出為頻率調(diào)整器鎖相環(huán)PLL2和輸出電源軌線PMOS開關組3的輸入控制信號。片上AVS控制模塊8的輸入信號為主電路系統(tǒng)平臺1的監(jiān)測路徑時序信息，輸出信號連接片外電源管理芯片PMIC4的輸入。

所述主電路系統(tǒng)平臺1為包含一個嵌入式CPU處理器的SoC芯片，該芯片采用ARM公司研發(fā)的高級微控制器總線架構(Advanced Microcontroller Bus Architecture，AMBA)構建，包含Cortex-M3內(nèi)核、嵌入式靜態(tài)隨機存取存儲器(Embedded Static Random Access Memory，ESRAM)、高級加密標準(Advanced Encryption Standard，AES)模塊、通用異步收發(fā)器(Universal Asynchronous Receiver/Transmitter，UART)以及高級高性能總線(Advanced High Performance Bus，AHB)、高級外設總線(Advanced Peripheral Bus，APB)。該主電路系統(tǒng)平臺在進行不同的應用運算處理時，由于不同的應用運算處理對內(nèi)核性能的需求不同，可通過配置不同的電壓/頻率點減小不必要的功耗開銷。

DVFS和AVS聯(lián)合調(diào)節(jié)策略分別由DVFS快速粗調(diào)和相對較慢的AVS細調(diào)兩部分實現(xiàn)。兩者之間的聯(lián)合工作模式為：由上層軟件向硬件電路的特殊寄存器寫入當前處理器所需性能狀態(tài)，配置DVFS控制模塊的參數(shù)，并由DVFS控制模塊實現(xiàn)對多路電源軌的切換，該過程并不改變片外穩(wěn)壓源的輸出值。AVS控制模塊采用自適應電源電壓調(diào)節(jié)方式來降低系統(tǒng)設計中留有的電壓余量。該模塊直接監(jiān)測電源網(wǎng)絡，通過監(jiān)測關鍵路徑時序的緊張狀況對片外穩(wěn)壓源的輸出進行調(diào)節(jié)，從而改變當前芯片的工作電壓。DVFS和AVS聯(lián)合調(diào)節(jié)策略的結構圖如圖2所示：

本發(fā)明的詳細工作流程如下。

第一步：在系統(tǒng)芯片啟動前，片上AVS控制模塊8通過監(jiān)控片上環(huán)形振蕩器，在測試時將PMIC的電壓設置寫入查找表，根據(jù)環(huán)形振蕩器結果設置電壓以補償當前芯片工藝偏差。此過程稱為AVS靜態(tài)校準。當環(huán)形振蕩器震蕩次數(shù)相對較少時，說明此時工藝角較差，應當根據(jù)查找表設置較高的電壓；當環(huán)形振蕩器震蕩次數(shù)相對較多時，說明此時工藝角較好，應當根據(jù)查找表設置較低的電壓。

第二步，芯片工作時，片上硬件性能監(jiān)測模塊在一定的采樣周期內(nèi)得到反映當前系統(tǒng)工作負載的參數(shù)，并由性能決策模塊輸出控制信號至DVFS控制模塊。

第三步，片上DVFS控制模塊選擇查找表中的某一層符合當前系統(tǒng)要求臨界值的電壓/頻率點，同時分別配置PLL和PMOS開關組的開啟與關斷。

第四步，系統(tǒng)平臺性能需求改變的同時觸發(fā)內(nèi)部置位信號flag，此信號表示性能需求提高或者降低。

第五步，當PLL和電源開關PMOS組處于穩(wěn)定狀態(tài)后，為進一步減小電壓余量，將采集到的電源網(wǎng)格上電壓與參考電壓的值進行比較，用來控制電源管理芯片的電壓輸出，使PMIC輸出校準的電壓值以補償快速的電壓變化。此過程稱為AVS動態(tài)校準。其中兩個電壓的比較采用PMIC電源管理芯片內(nèi)部的比較器來實現(xiàn)。

下面分別介紹本發(fā)明的快速電源電壓調(diào)節(jié)系統(tǒng)涉及的兩個關鍵模塊。

一、片上DVFS控制模塊7

如圖4虛線部分所示，片上快速DVFS切換模塊主要作用是選擇電源，其中主要包括軟件開關組、比較器、數(shù)模轉換器和控制器，與PMOS開關組一起完成電源選擇功能。軟件開關組的位數(shù)與所述輸出電源軌線PMOS開關組3中PMOS個數(shù)相匹配，并且通過反相器驅(qū)動PMOS晶體管的柵極；比較器的作用是通過比較參考電壓和電源電壓來實現(xiàn)電源電壓的校準；數(shù)模轉換電路為電源調(diào)節(jié)過程提供電壓調(diào)節(jié)步進，同時為比較器提供參考電壓，數(shù)模轉換電路的數(shù)字信號輸入來自于控制器；控制器是電源選擇電路的核心部分，用來控制電源切換的時序，在不同切換模式下具有不同的順序；同時該控制器控制了電源選擇電路其他各功能模塊的有效工作時間，不僅使各部分有序工作，而且在整個電路不需要切換時完全關閉，減小該電路的功耗開銷。

在DVFS調(diào)節(jié)時，上層軟件系統(tǒng)(性能決策模塊)會根據(jù)當前不同的應用場景，評估當前處理器的性能需求，同時通過已有算法預測未來的性能發(fā)展需求。通過控制底層電路中的專用寄存器組(圖4中register)，寫入不同性能需求下的相應狀態(tài)值。該寄存器組將配置DVFS控制模塊的參數(shù)，進而實現(xiàn)對芯片電路進行電源頻率調(diào)節(jié)。芯片的寄存器控制DVFS狀態(tài)機狀態(tài)切換，當編碼后得到h2I信號有效時，表明此時需要從高負載狀態(tài)切換到低負載狀態(tài)，當前調(diào)節(jié)狀態(tài)變?yōu)閂LOW。控制器使電源選擇模塊的各功能部分使能，并且不斷的向數(shù)模轉換器輸入數(shù)字信號，使之輸出的模擬電壓值作為比較器的參考電壓。比較器的另一端為電源選擇電路的輸出電壓，比較器的輸出控制了軟件開關組的開和斷，同時軟件開關組又控制了電源門控開關單元的開和斷，最終通過電源門控單元的開和斷調(diào)節(jié)電源選擇電路的電壓輸出，實現(xiàn)電壓從高到低的切換。其中Clk為電源選擇電路的工作頻率，h2I為電壓從高到低切換有效信號，I2h為電壓從到高切換有效信號，Vcore為該電路的最終輸出結果。

二、片上AVS控制模塊8

自適應電壓調(diào)節(jié)部分主要分為兩個階段，分別為靜態(tài)自校準階段和動態(tài)工作階段。其中初始化階段為硅后自校準階段，在芯片每次初始化上電啟動一次，用于校準復制關鍵路徑使之逼近實際關鍵路徑，從而使復制關鍵路徑可以準確的模擬實際關鍵路徑的延遲。動態(tài)工作階段，邊沿監(jiān)測電路實時獲取復制關鍵路徑的延遲信息，同時與預先設定的閾值參考點進行比較，當監(jiān)測到的時序裕量大于該參考點時，可以通過調(diào)節(jié)片外的DC/DC減小供電電壓；當監(jiān)測到的時序裕量小于該參考點時，通過調(diào)節(jié)片外的DC/DC升高供電電壓。

如圖5所示為DVFS控制電源從高到低切換仿真波形。其中Vcore為實際輸出供電電壓，受到一組PMOS晶體管的調(diào)制。c2s表示整個電源選擇電路的閉環(huán)有效信號，En_I表示Tlow的控制信號，h2I和I2h分別表示切換從高到低和從低到高的有效信號，Result表示比較器的輸出，Vref為比較器的參考電壓，S[14∶0]為軟件開關組信號，data[5∶0]為數(shù)模轉換器的輸入?？梢钥吹綌?shù)模轉換器的輸出作為模擬比較器的參考電壓，得到的比較結果始終為0，符合在從高到低的切換模式下，Result的結果始終為0，這樣通過移位寄存器輸出的PMOS柵極控制信號依次為高，不斷地關閉晶體管，使高電平的貢獻越來越少，直到降低到接近于0.6V左右時低電平導通，即圖5中的信號En_I有效。最終輸出供電電壓為0.6V。圖5驗證了DVFS控制電源快速切換的功能。

如圖6所示為常規(guī)電壓下自適應電源電壓調(diào)節(jié)波形。仿真的初始條件為(SS工藝角、1.1V、125℃)，仿真時電壓從1.1V開始降低。芯片的供電源由片外穩(wěn)壓源提供，在仿真時采用與HSIM網(wǎng)表兼容的C模型功能模塊描述。

圖6中CLK為時鐘信號，vol_con_0和vol_con_1為電壓控制信號，out_reg為監(jiān)測電路的輸出，Vout為片外穩(wěn)壓源實際電壓輸出值。圖中當控制信號vol_con_0為高，vol_con_1為低時，AVS控制降低電壓；當監(jiān)測電路的輸出達到閾值點(SS、0.92V、125℃對應的電路輸出)即為32’he000_0000時，vol_con_0變?yōu)榈停瑅ol_con_1變?yōu)楦?，AVS控制升高電壓，圖6中紅框所示。圖6驗證了AVS動態(tài)校準過程。

圖7中，電壓調(diào)節(jié)控制信號真值表，當volt_con[1∶0]＝2’b00時，電壓保持當前值；當volt_con[1∶0]＝2’b10時，說明當前時序較為寬松，可以適當?shù)慕档碗妷?；當volt_con[1∶0]＝2’b10時，說明當前時序較為緊張，需要升高電壓以保證電路的功能正確。當電壓調(diào)節(jié)處于上升或者降低階段時，每次調(diào)節(jié)的步進為20mV。