基于dds的雷達(dá)信號模擬發(fā)生器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及電子通信領(lǐng)域，特別適用于雷達(dá)通信等應(yīng)用場合。
【背景技術(shù)】
[0002] 雷達(dá)模擬信號發(fā)生器廣泛用于雷達(dá)設(shè)計、生產(chǎn)、調(diào)試、測試等場合。隨著電子技術(shù) 的進(jìn)步，各種雷達(dá)相繼被研制出來，軍用雷達(dá)的工作頻段和工作方式越來越多，測控雷達(dá)、 氣象雷達(dá)、探測雷達(dá)、成像雷達(dá)等均已被廣泛應(yīng)用到各個領(lǐng)域。此外雷達(dá)已經(jīng)不僅僅限于軍 用設(shè)備的生產(chǎn)，而且越來越多的雷達(dá)已經(jīng)用于民用領(lǐng)域，但是由于目前雷達(dá)的測試設(shè)備都 是專用設(shè)備，一種信號的雷達(dá)只能用于某一種專用的雷達(dá)設(shè)備，而不能通用，這就造成雷達(dá) 的研制、測試、維修成本居高不下，因此市場急需一種能夠靈活的設(shè)置的通用雷達(dá)模擬信號 發(fā)生器，通過簡單的參數(shù)配置就能產(chǎn)生預(yù)期的雷達(dá)信號。
[0003] 國內(nèi)外生產(chǎn)信號源的廠家有很多，但是大部分廠家生產(chǎn)的信號源都不具備模擬雷 達(dá)信號的功能，目前國內(nèi)生產(chǎn)的雷達(dá)模擬信號發(fā)射器基本為各大科研院所為自己專用雷達(dá) 單獨研制的，一般這種專用的設(shè)備生產(chǎn)數(shù)量很少，因此造成單套設(shè)備研制成本非常高，人力 物力財力消耗巨大等問題。

【發(fā)明內(nèi)容】

[0004] 本實用新型旨在解決專用雷達(dá)模擬信號發(fā)生器功能單一、通用、研制成本高等問 題，進(jìn)而研制一款輸出頻率、波形可任意設(shè)置的寬帶雷達(dá)模擬信號發(fā)生器，以解決雷達(dá)模擬 信號發(fā)生器的通用性問題及靈活性問題。
[0005] 本實用新型是通過以下技術(shù)方案實現(xiàn)的。
[0006] 本實用新型是由MCU(l)、電源管理（2)、FPGA(3)、DDS(4)、參考時鐘（5)、L頻段 PLL(6)和中頻放大（7)幾部分電路構(gòu)成。
[0007] MCU⑴采用具有哈佛結(jié)構(gòu)的AVR單片機(jī)來完成系統(tǒng)時序的控制和系統(tǒng)狀態(tài)的指 示。電源管理⑵主要完成12V、5V、3. 3V、-5V電源的輸出電壓電流檢測及過流保護(hù)、過壓 保護(hù)等功能。FPGA(3)采用Altera的CycloneII系列芯片EP2C8,其主要負(fù)責(zé)對DDS(4) 控制，F(xiàn)PGA(3)與MCU(l)之間通過并口進(jìn)行數(shù)據(jù)交換，并將數(shù)據(jù)轉(zhuǎn)換成DDS(4)的控制字進(jìn) 行輸出波形的控制。DDS(4)采用ADI公司的AD9914,該芯片最高工作時鐘達(dá)3. 5GHz，可輸 出的信號頻率范圍為0到1.6GHz.中頻放大（5)采用兩級中頻放大器和一級低通濾波器組 成，主要完成輸出信號的濾波。參考時鐘（6)由一個100MHz的恒溫晶振實現(xiàn)，主要負(fù)責(zé)給 FPGA(3)和L波段PLL提供參考時鐘信號。L頻段PLL(7)主要負(fù)責(zé)為DDS(4)芯片工作提 供參考時鐘，時鐘輸出頻率工作在L波段。
[0008] 優(yōu)選地，L頻段PLL(7)采用低噪聲穩(wěn)壓電源（9)供電，使用內(nèi)部集成VC0的PLL芯 片（10)和一個環(huán)路濾波器（11)構(gòu)成，為了提高輸出功率，在集成PLL芯片后面連接一級射 頻放大電路（12)。
[0009] 優(yōu)選地，L頻段PLL(7)的環(huán)路濾波器（11)采用3階無源低通濾波器。
[0010] 本實用新型中的MCU采用有哈佛結(jié)構(gòu)的AVR單片機(jī)來完成系統(tǒng)時序的控制和系 統(tǒng)狀態(tài)的指示，MCU負(fù)責(zé)將上位機(jī)的信息轉(zhuǎn)換成SPI控制時序，按照SPI協(xié)議將數(shù)據(jù)發(fā)送給 FPGA，F(xiàn)PGA接收到MCU發(fā)送的數(shù)據(jù)后通過SPI給MCU發(fā)送響應(yīng)信息，并對輸入命令進(jìn)行相 應(yīng)的處理。
[0011] 在本實用新型研制中，我們采用了PFGA+DDS的實現(xiàn)方式，因為該方式有很好的可 擴(kuò)展性，修改頻率累加器的內(nèi)容即可以實現(xiàn)其他的各種調(diào)頻信號。作為線性調(diào)頻信號，由于 廣泛應(yīng)用于高分辨率的雷達(dá)系統(tǒng)中，因此正確理解線性調(diào)頻信號的產(chǎn)生原理和掌握其產(chǎn)生 的方法是很有現(xiàn)實意義的。在實際應(yīng)用中可以靈活的改變調(diào)頻信號的輸出形式，從而完成 各種復(fù)雜信號的產(chǎn)生，可以很好的模擬各種雷達(dá)信號。
[0012] DDS是整個模擬器的關(guān)鍵部分，因為所有雷達(dá)信號的產(chǎn)生及控制均由該模塊完成。 DDS中集成了波形存儲器、時鐘控制器、相位累加器、同步電路、輸出DA電路等，是一個數(shù)模 混合的芯片。通過修改DDS中相應(yīng)寄存器的控制字可以實現(xiàn)的任意波形的輸出。
[0013] 本實用新型中的放大電路采用了Minicircuits公司的寬帶射頻放大器， ERA-1SM，該放大器的工作頻率范圍為DC到8GHz，放大器的增益為12dB，工作電壓為5V，電 流為40mA。為了保證輸出信號的雜散指標(biāo)，本實用新型在放大器的輸出端加入了 1級七階 LC低通電路，已達(dá)到濾除雜散和諧波的目的。
[0014] 本實用新型中的參考時鐘采用100MHz的恒溫晶振，晶振的輸出雜散、相位噪聲和 頻率穩(wěn)定度的指標(biāo)都很好。晶振的輸出信號功率為7dBm，輸出雜散指標(biāo)< -70dBc，輸出 100MHz信號相位噪聲彡-150dBc/HZ@lKHz，輸出信號的頻率穩(wěn)定度彡10e-8。
[0015] 本實用新型中的L頻段PLL采用單片鎖相環(huán)芯片實現(xiàn)。設(shè)計中使用內(nèi)部集成VC0 的集成PLL芯片和一個環(huán)路濾波器完成L頻段PLL的設(shè)計，為了提高輸出功率，在集成PLL 芯片后面連接一級射頻放大電路。
【附圖說明】
[0016] 圖1是本實用新型的原理圖。
[0017] 圖2是L頻段PLL原理圖。
【具體實施方式】
[0018] 本實用新型的雷達(dá)模擬信號發(fā)生器設(shè)計指標(biāo)如下：
[0019] 參考時鐘頻率：100MHz;
[0020] 輸出信號功率可調(diào)范圍：-30到10dBm;
[0021] 輸出信號中心頻率可調(diào)范圍：5MHz到1600MHz;
[0022] 輸出信號帶寬范圍：5~100MHz;
[0023] 輸出脈寬范圍：0? 5us~900us;
[0024] 輸出信號脈沖周期：0. 1~50ms;
[0025] 輸出信號平坦度（100MHz):彡ldB;
[0026] 輸出信號雜散：< -50dBc;
[0027] 輸出信號相位噪聲OlKHz:彡-80dBc/Hz;
[0028] 輸出信號相位噪聲@10KHz:彡-90dBc/Hz;
[0029] 輸出信號相位噪聲OlOOKHz :彡-lOOdBc/Hz ;
[0030] 輸出信號相位噪聲01MHz :彡-120dBc/Hz ;
[0031]輸出信號波形：可根據(jù)需要任意設(shè)置。
[0032] 經(jīng)測試本實用新型電氣特性指標(biāo)要求與實際測試達(dá)到的指標(biāo)對比如下表所示：
[0033]
[00G
[0035] 本實用新型雷達(dá)模擬信號發(fā)生器電氣特性與其他雷達(dá)模擬信號發(fā)生器指標(biāo)對比 如下表所示：
[0036]
[0037] 由以上可見本實用新型雷達(dá)模擬信號發(fā)生器具有很低的相位噪聲和雜散，輸出功 率、頻率和波形均任意可調(diào)，能夠根據(jù)需要產(chǎn)生預(yù)期的雷達(dá)波形，滿足各種制式雷達(dá)的需 求，設(shè)備通用性好，可以很好的應(yīng)用于各種雷達(dá)設(shè)備的設(shè)計、生產(chǎn)、調(diào)試和維修中。
【主權(quán)項】
1. 一種雷達(dá)模擬信號發(fā)生器，其特征在于：由MCU(I)、電源管理（2)、FPGA(3)、DDS(4)、 參考時鐘（5)、L頻段PLL(6)和中頻放大（7)幾部分電路構(gòu)成，MCU(I)采用具有哈佛結(jié)構(gòu) 的AVR單片機(jī)來完成系統(tǒng)時序的控制和系統(tǒng)狀態(tài)的指示，電源管理（2)主要完成12V、5V、 3. 3V、-5V電源的輸出電壓電流檢測及過流保護(hù)、過壓保護(hù)功能，F(xiàn)PGA(3)采用Altera的 CycloneII系列芯片EP2C8,其主要負(fù)責(zé)對DDS(4)控制，F(xiàn)PGA(3)與MCU(I)之間通過并口 進(jìn)行數(shù)據(jù)交換，并將數(shù)據(jù)轉(zhuǎn)換成DDS(4)的控制字進(jìn)行輸出波形的控制，DDS(4)采用ADI公 司的AD9914,該芯片最高工作時鐘達(dá)3. 5GHz，可輸出的信號頻率范圍為0到I. 6GHz，中頻放 大（5)采用兩級中頻放大器和一級低通濾波器組成，主要完成輸出信號的濾波，參考時鐘 (6)由一個IOOMHz的恒溫晶振實現(xiàn)，主要負(fù)責(zé)給FPGA(3)和L波段PLL提供參考時鐘信號， L頻段PLL(7)主要負(fù)責(zé)為DDS(4)芯片工作提供參考時鐘，時鐘輸出頻率工作在L波段。2. 如權(quán)利要求1所述的雷達(dá)模擬信號發(fā)生器，其特征在于：L頻段PLL(7)采用低噪聲 穩(wěn)壓電源（9)供電，使用內(nèi)部集成VCO的PLL芯片（10)和一個環(huán)路濾波器（11)構(gòu)成，為了 提高輸出功率，在集成PLL芯片后面連接一級射頻放大電路（12)。3. 如權(quán)利要求2所述的雷達(dá)模擬信號發(fā)生器，其特征在于：L頻段PLL(7)的環(huán)路濾波 器（11)采用3階無源低通濾波器。
【專利摘要】本實用新型基于DDS的雷達(dá)信號模擬發(fā)生器，主要采用目前最先進(jìn)的DDS技術(shù)產(chǎn)生各種雷達(dá)信號。DDS選用ADI公司的AD9914，參考時鐘選用3.5GHz，輸出信號頻率范圍為DC到1.6GHz.雷達(dá)中常見的信號為線性調(diào)頻信號，線性調(diào)頻信號的參數(shù)經(jīng)常隨雷達(dá)制式的不同而各不相同，利用DDS技術(shù)可以方便的實現(xiàn)各個參數(shù)的設(shè)置和調(diào)整，所以不會出現(xiàn)模擬VCO輸出信號線性指標(biāo)較差的問題。本實用新型設(shè)計中采用Altera的FPGA芯片EP2C8作為主控芯片，完成各種雷達(dá)信號的算法，然后通過一定時序來控制DDS，最終產(chǎn)生預(yù)期的模擬雷達(dá)信號。本實用新型中的MCU采用哈佛結(jié)構(gòu)AVR單片機(jī)來完成系統(tǒng)時序的控制和系統(tǒng)狀態(tài)的指示，MCU同時負(fù)責(zé)將上位機(jī)信息轉(zhuǎn)換成控制數(shù)據(jù)通過SPI發(fā)送到FPGA。
【IPC分類】G01S7/40
【公開號】CN204666810
【申請?zhí)枴緾N201420135595
【發(fā)明人】賈光玉
【申請人】北京立日通科技有限公司
【公開日】2015年9月23日
【申請日】2014年3月25日