專利名稱：形成于絕緣體上硅結構上并具有減小的上電漂移的傳感器的制作方法
背景技術：
本發(fā)明通常涉及半導體基的傳感器，且特別涉及基于絕緣體上硅(SOI)的傳感器。
背景技術：
將隔膜(diaphragm)式硅基壓力傳感器作為實例來描述過去的傳感器的問題。這種壓力傳感器一般包括定位成傳感與壓力相關的應力并布置在向其施加直流電壓的惠斯通電橋中的壓敏電阻器。電橋的輸出電壓表示被感應的壓力。在硅基傳感器中已經觀察到上電漂移(PUD)現象，該現象不由在向傳感器施加電源之后發(fā)生的小的熱上升來解釋。已經觀察到與全刻度的0.05％一樣大的PUD效應。
PUD現象顯然是遷移離子存在于硅芯片表面上或二氧化硅鈍化層內的結果，其具有一個優(yōu)選的斷電結構和當施加電源時的第二優(yōu)選結構。換句話說，這些離子響應于施加到硅芯片上的電壓而遷移。由于電荷移動，它們顯然影響芯片上的電路元件的特性。電荷可以存在于集成電路的大量位置的任意一個中。他們可以在硅中、在硅上或硅下的絕緣層中、在這些層的兩層之間的界面處、或在硅芯片的表面。包括壓力傳感器的傳感器通常設計成電橋結構以最小化這種及其它性能限制。在電橋結構中，只要其平衡元件經歷相同改變，由根據上電的電荷再分布引起的任意一個元件的改變不顯著。因此，通常注重考慮傳感器的設計以確保電橋的各個元件盡可能相同。在除去電源之后，電橋輸出的上電漂移將其自身“復位”至在施加電源之前存在的值。在施加電源之后需要用于PUD穩(wěn)定的時間通常小于在除去電源之后需要用于傳感器“復位”的時間。
由于p-n結的消除，絕緣體上硅(SOI)基傳感器提供超出了常規(guī)體硅基傳感器的幾種性能優(yōu)點。在體硅中，將p型壓敏電阻器注入或擴散進n-型外延層中，這導致p-n結的形成。p-n結的反向電流泄漏隨溫度增加(大約每10℃增加一倍)，這最終將工作溫度限制為通常125℃。為了最小化通常旁路壓敏電阻元件的反向電流泄漏對性能的影響，壓敏電阻電橋元件的值通常限制為40K歐姆的最大值以保持在溫度上的質量性能。
然而在SOI中，壓敏電阻元件通過絕緣層與硅襯底隔離，由此消除p-n結和其相關的反向泄漏電流。因此，取決于金屬化系統(tǒng)、封裝和材料以及其它變量，SOI材料的高溫工作限制顯著增加至200℃至400℃的范圍。
SOI傳感器還允許壓敏電阻電橋阻抗增加至具有等效性能的200K歐姆那樣高。較高的阻抗成比例地減小傳感器功率需求。例如，電橋阻抗從40K歐姆增加至200K歐姆把傳感器功率需求減小到原來的1/5?？梢圆伙@著增加壓敏電阻元件的物理面積而獲得這些較大的阻抗值。這通過兩種方法來實現。首先，可以將壓敏電阻元件的有效厚度形成為顯著地薄于在體硅中形成的厚度，這導致與厚度呈反比例的較高表面電阻率(歐姆每平方)。其次，可以減小擴散或注入的壓敏電阻器的雜質濃度而不退化性能，這也導致表面電阻率的增加。兩種方法結合可以導致，對于相同形式的電阻器區(qū)域，五倍增加表面電阻率。
高溫度工作和功率減小的結合允許SOI基傳感器用于許多超出體硅基傳感器能力之外的新的應用中。在減小的測量精確度可接受的傳感器應用的情況，或者在允許預熱時間周期的情況，上電漂移現象不成為問題。然而，大量的應用需要傳感器在施加電源之后非常短暫的時間(例如，幾秒或更小)內符合規(guī)定。因此，需要一種大幅降低上電漂移起因的絕緣體上硅傳感器配置。
發(fā)明概述通過提供一種用于減小在SOI基傳感器的惠斯通電橋結構的輸出中觀察到的上電漂移的解決方法，本發(fā)明解決這些和其他需求。在本發(fā)明的優(yōu)選實施例中，傳感器具有形成在硅襯底上的一硅層，該硅層具有將該層分為上、下層的絕緣層。在該上層內，形成連接成電橋布置的多個電阻器。優(yōu)選實施例還包括用于向電橋布置提供第一電壓的裝置和用于向下硅層提供第二電壓的裝置。選擇第二電壓的電平來減小上電漂移。
附圖的簡要描述

圖1示出在現有技術中存在的傳感器電橋布置的示意圖。
圖2示出根據本發(fā)明的教導的傳感器的橫截面圖。
圖3和4是示出關于圖2的傳感器的使用的附加細節(jié)的示意圖。
圖5是示出關于圖2的傳感器的使用的替換布置的附加細節(jié)的圖示。
發(fā)明的詳細描述根據本發(fā)明原理的傳感器在附圖中示出并用參考標記10來表示。將關于本發(fā)明在硅基壓力傳感器中的應用來對其詳細描述，但是可以理解其可以用于其他應用，例如溫度傳感器。傳感器10包括具有一個或多個通常由硅構成的隔膜上的壓敏電阻器件的網絡或電橋12，如圖1中所示。在優(yōu)選的實施例中，以電橋的形式示出四個這種壓敏電阻器件。這四個元件示為電阻器14、16、18、20。優(yōu)選地，電阻器14和18定位在隔膜的徑向上，而電阻器16和20定位為與隔膜相切，在這種方式中，對于向隔膜的有源(active)側施加壓力的情況，電阻器14和18會隨著壓力增加電阻而電阻器16和20會降低電阻。在一般操作中，向終端22施加恒定輸入電壓而終端24接地。這導致與隔膜上壓力有關的輸出電壓出現在輸出終端26與28之間。典型地，還可以使用例如補償溫度變化的補償網絡，但是為了簡化沒有示出。
本發(fā)明應用于形成在半導體或例如絕緣體上硅(SOI)結構的絕緣體結構中的傳感器?？梢酝ㄟ^各種公知技術形成SOI結構，且不管采用何種方法形成SOI結構，都可以實踐本發(fā)明。將參考圖2描述具體的技術。具有在p++襯底上的n外延(n-外延)層36的晶片用作初始晶片。通過在SIMOX工藝中的高能量氧注入在n外延層的頂表面下形成二氧化硅層34。氧化層34上的所得到的薄外延層用作籽晶層以生長增加厚度的n-外延。然后，熱氧化層生長在上n外延層上并消耗掉該層的一部分。構圖該熱氧化層以允許電阻器的形成，并將硼離子注入到上n外延層的該剩余厚度的部分中以形成p+硅。然后利用光掩模和切割工藝來形成如為特定的電橋和隔膜結構所期望那樣定位的各個p+壓敏電阻器40。然后形成熱氧化層42，并利用接觸切割工藝和金屬化來形成在頂部的接觸22、在中心或中點處的接觸26、以及在電橋12底部的接觸24。還形成到接觸22附近的外延層36或電橋12頂部的接觸44和到接觸24附近的外延層36或電橋底部的接觸46。根據本發(fā)明的原理，接觸44和46用于向下外延層36施加電壓，該下外延層36通過氧化層34與壓敏電阻器40電隔離，但建立可以用于影響PUD的電場。
向外延層施加電壓可以提供各種結構實例1電橋中點60的電壓可以連接于外延層，如圖3中示出。
實例2向n-外延層施加恒定電壓(V外延)，該電壓為介于電橋激活電壓與地電位之間的值，并等于電橋電壓(V電橋)乘一減去n-外延在電橋激活電壓的漂移量值(PUD@V電橋)除以n-外延在電橋激活電壓的漂移量值(PUD@V電橋)與在地電位的漂移量值(PUD@接地)的和的比率。
方程式 例如如果V電橋＝5伏；|PUD@V電橋|＝3個單位；且|PUD@接地|＝2個單位則V外延＝5(1-3/5)＝2伏可以以各種方式提供該電壓。
例如，通過提供如圖4中示出的由串聯(lián)的電阻器R1與R2組成的電阻器分壓器網絡，其中R1的開口端連接于電橋電壓50而R2的開口端連接于地。然后將電阻器分壓器網絡的中點52連接于n-外延層。在確定電阻器值時，首先選擇R1+R2的總和值(例如10K歐姆)。然后通過
來確定R2的值。
例如如果將(R1+R2)設置為10K歐姆；|PUD@V電橋|＝3個單位；且|PUD@接地|＝2個單位則R2＝10(1-3/5)＝4K歐姆，而R1＝10K-R2＝6K歐姆因為觀察n-外延層中的阻抗至少在109歐姆的范圍內，則(R1+R2)的值可以更大。或者，設置為如通過方程式(1)確定的值的電壓源可以直接施加到n-外延層。
實例3用來自電源54的低頻脈沖寬度調制電壓信號56操作如圖5中示出的n-外延層，其中高狀態(tài)等于V電橋電壓，例如5伏直流，而低狀態(tài)等于地電位。電源54提供矩形波電壓56并具有可調節(jié)的脈沖寬度。相似于上述實例1確定脈沖寬度關于總周期的比率或占空比。例如，如果|PUD@V電橋|＝3個單位；且|PUD@接地|＝2個單位，則，脈沖寬度比率＝(1-3/5)＝.40.40的PW比率意味著在一個循環(huán)周期上，n-外延層將具有40％的時間施加V電橋和60％的時間施加地電位。通過利用常規(guī)的電路機械化可以獲得該構思的實現，以獲得具有脈沖寬度調節(jié)能力的期望的低頻數字型信號。
測試還示出上電漂移的極性取決于施加到n-外延層36的電壓電位，這表示上電漂移機理實質上為離子的。等于電橋激活電壓的N-外延層的漂移極性與連接于電源接地的n-外延層的漂移極性相反。
對于體硅基壓力傳感器，P-型電阻器被直接注入到N型外延(n-外延)層，結果產生p-n結。通常，n-外延層經由橫截n-外延層制作的接觸電連接于電橋激活電壓。這向p-n結提供了反向偏壓。n-外延層不能連接于小于電橋激活電壓的電壓，因為這會正向偏置p-n結，且傳感器不會正確工作。
因此，由于在不脫離本發(fā)明的精神和總體特征下，這里公開的本發(fā)明可以以其它具體的形式體現，其中已經示出一些形式，這里描述的實施例可以全部考慮為是示例性的而非限制性的。本發(fā)明的范圍由附屬的權利要求指示，而非前述說明，且所有落入權利要求的等同物的意義和范圍內的改變旨在包含于其中。
權利要求
1.一種傳感器，包括第一導電型的硅襯底；形成在所述硅襯底上的第二導電型的硅層；在所述硅層內且將所述硅層分為上層和下層的絕緣層；形成在所述上硅層中并互連成電橋布置的多個電阻器，所述電橋布置具有輸出；用于將第一電壓連接于所述電橋布置的裝置；和用于將第二電壓連接于所述下硅層的裝置，所述第二電壓的值選擇為減小上電漂移。
2.權利要求1的傳感器，其中所述多個壓敏電阻器形成具有頂部、底部和中點的惠斯通電橋，所述第一電壓施加于所述電橋的所述頂部和所述底部而所述第二電壓近似等于在所述電橋的所述中點的電壓。
3.權利要求1的傳感器，其中所述第二電壓被確定為當所述第二電壓等于所述第一電壓時觀察到的漂移和當所述第二電壓等于接地時觀察到的漂移的函數。
4.權利要求3的傳感器，其中通過將所述第一電壓乘以 來確定所述第二電壓，其中|PUD@V電橋|＝當所述第二電壓等于所述第一電壓時觀察的漂移；且|PUD@接地|＝當所述第二電壓等于接地時觀察的漂移。
5.權利要求1的傳感器，其中所述第二電壓等于所述第一電壓乘以一減去連接于所述第一電壓的所述第二層的漂移的第一值除以所述第一值與連接于接地的所述第二層的漂移的第二值的和的比率的量。
6.權利要求1的傳感器，所述第二電壓具有在第一時間周期期間等于所述第一電壓的高狀態(tài)和在第二時間周期期間等于接地的低狀態(tài)，所述第一時間周期對總循環(huán)時間的比率等于一減去所述第二電壓在高電平的漂移的第一值除以漂移的所述第一值加所述第二電壓接地的漂移的第二值的和的比率。
7.權利要求1的傳感器，還包括具有所述第一電壓作為輸入和所述第二電壓作為輸出的電阻器分壓器。
8.一種傳感器，包括半導體材料第一層；形成在所述第一層上的絕緣層；形成在所述絕緣層上的半導體材料第二層；形成在所述半導體材料第二層中并互連成具有輸出的電橋布置的多個電阻器；用于將第一電壓連接于所述電橋布置的裝置；和用于將第二電壓連接于所述第一層的裝置，所述第二電壓的值選擇為減小在所述第一電壓連接之后即刻的時間周期期間的所述輸出中的上電漂移。
全文摘要
一種半導體結構，包括通過絕緣材料層分離的上下半導體材料層。形成在上層中的電阻器連接成具有輸出的惠斯通電橋布置。第一電壓供電給該電橋。連接于下半導體材料層的第二電壓具有為減小傳感器上電后的輸出漂移而選擇的值。
文檔編號G01L9/06GK1620598SQ02828184
公開日2005年5月25日 申請日期2002年12月3日 優(yōu)先權日2001年12月18日
發(fā)明者R·L·約翰遜 申請人:霍尼韋爾國際公司