本申請案主張2015年6月12日遞交的韓國專利申請案第10-2015-0083137號的優(yōu)先權(quán)，所述申請案在此如同完全闡述一般出于所有目的以引用的方式并入本文中。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施例涉及一種電平移位器、一種源極驅(qū)動(dòng)器集成電路以及一種柵極驅(qū)動(dòng)器集成電路。

背景技術(shù)：

例如顯示裝置等電氣裝置可以包含電平移位器，所述電平移位器用于將各種電壓信號的電壓電平改變?yōu)樗桦妷弘娖健?/p>

電平移位器被配置成包含多個(gè)晶體管的電路，以便輸出高電壓電平的輸出信號，所述輸出信號通過接收低電壓電平的輸入信號而經(jīng)移位。另外，當(dāng)常規(guī)電平移位器意圖將輸入信號的電壓電平改變?yōu)樗娖降碾妷弘娖綍r(shí)，常規(guī)電平移位器并非快速將所述電壓電平改變?yōu)樗妷弘娖健?/p>

此外，為了快速將電壓電平改變?yōu)樗妷海枰蟪叽绲木w管。因此，在常規(guī)電平移位器中，存在芯片尺寸增大并且輸出上升或下降特性不好的輸出信號的問題。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的實(shí)施例，提供一種能實(shí)現(xiàn)快速電壓電平轉(zhuǎn)換的高級電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

根據(jù)本發(fā)明的實(shí)施例，提供一種具有允許小型化和高性能的電路結(jié)構(gòu)的高級電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

根據(jù)本發(fā)明的實(shí)施例，提供一種將接收輸入信號的晶體管實(shí)施為低電壓晶體管的電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

根據(jù)本發(fā)明的實(shí)施例，提供一種減小輸出信號的上升時(shí)間與下降時(shí)間之間的偏差并縮短所述上升時(shí)間的電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

根據(jù)本發(fā)明的一個(gè)方面，提供一種電平移位器。所述電平移位器包含：包含第一以及第二N溝道晶體管的低電壓輸入電路，所述第一以及第二N溝道晶體管接收低電壓電平的輸入信號以及通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸 出電路用于接收驅(qū)動(dòng)電壓，并且向第一以及第二輸出端口輸出與所述驅(qū)動(dòng)電壓的電壓電平相對應(yīng)的高電壓電平的輸出信號以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經(jīng)配置以電連接在低電壓輸入電路的第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)與高電壓輸出電路的第一以及第二輸出端口之間，并且使得第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)的電壓電平低于第一以及第二輸出端口的電壓電平。

根據(jù)本發(fā)明的另一個(gè)方面，提供一種電平移位器。所述電平移位器包含：輸入晶體管，所述輸入晶體管用于接收預(yù)定電壓電平的輸入信號；輸出晶體管，所述輸出晶體管用于輸出高于輸入信號的電壓電平的電壓電平的輸出信號；以及電壓降晶體管，所述電壓降晶體管受偏置電壓控制并且電連接在輸出晶體管的柵極節(jié)點(diǎn)與輸入晶體管的漏極節(jié)點(diǎn)之間。

根據(jù)本發(fā)明的另一個(gè)方面，提供一種源極驅(qū)動(dòng)器集成電路。所述源極驅(qū)動(dòng)器集成電路包含：鎖存電路，所述鎖存電路用于存儲(chǔ)數(shù)字圖像信號；電平移位器，所述電平移位器用于使數(shù)字圖像信號的電壓電平移位；數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器用于將具有經(jīng)移位電壓電平的數(shù)字圖像信號轉(zhuǎn)換成模擬圖像信號；以及輸出緩沖器，所述輸出緩沖器用于輸出模擬圖像信號。

在所述源極驅(qū)動(dòng)器集成電路中，所述電平移位器可以包含：包含第一以及第二N溝道晶體管的低電壓輸入電路，所述第一以及第二N溝道晶體管接收與數(shù)字圖像信號相對應(yīng)的輸入信號以及通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸出電路用于接收驅(qū)動(dòng)電壓，并且向第一以及第二輸出端口輸出與所述驅(qū)動(dòng)電壓的電壓電平相對應(yīng)的高電壓電平的輸出信號以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經(jīng)配置以電連接在低電壓輸入電路的第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)與高電壓輸出電路的第一以及第二輸出端口之間，并且使得第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)的電壓電平低于輸出信號或反相輸出信號。

根據(jù)本發(fā)明的另一個(gè)方面，提供一種顯示裝置。所述顯示裝置包含：顯示面板，在所述顯示面板中布置了多個(gè)數(shù)據(jù)線和多個(gè)柵極線；以及數(shù)據(jù)驅(qū)動(dòng)單元，所述數(shù)據(jù)驅(qū)動(dòng)單元用于驅(qū)動(dòng)多個(gè)數(shù)據(jù)線；以及柵極驅(qū)動(dòng)單元，所述柵極驅(qū)動(dòng)單元用于驅(qū)動(dòng)多個(gè)柵極線。

在顯示裝置中，數(shù)據(jù)驅(qū)動(dòng)單元可以包含至少一個(gè)包含電平移位器的源極驅(qū)動(dòng)器集成電路以用于使輸入數(shù)字圖像信號的電壓電平移位。

包含于每個(gè)源極驅(qū)動(dòng)器集成電路中的電平移位器可以包含：包含第一以及第二N溝道晶體管的低電壓輸入電路，所述第一以及第二N溝道晶體管接收與數(shù)字圖像信號相對應(yīng)的輸入信號以及通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸出電路用于接收驅(qū)動(dòng)電壓，并且向第一以及第二輸出端口輸出與所述驅(qū)動(dòng)電壓的電壓電平相對應(yīng)的高電壓電平的輸出信號以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經(jīng)配置以電連接在低電壓輸入電路的第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)與高電壓輸出電路的第一以及第二輸出端口之間，并且使得第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)的電壓電平低于輸出信號或反相輸出信號。

根據(jù)本發(fā)明的另一個(gè)方面，提供一種柵極驅(qū)動(dòng)器集成電路。所述柵極驅(qū)動(dòng)器集成電路包含：移位寄存器，所述移位寄存器用于產(chǎn)生和輸出邏輯信號以基于柵極控制信號確定柵極線的導(dǎo)通/斷開；電平移位器，所述電平移位器用于移位和輸出從移位寄存器輸出的邏輯信號的電壓電平；以及輸出緩沖器，所述輸出緩沖器用于將從電平移位器輸出的信號輸出到柵極線 作為掃描信號。

在所述柵極驅(qū)動(dòng)器集成電路中，所述電平移位器可以包含：包含第一以及第二N溝道晶體管的低電壓輸入電路，所述第一以及第二N溝道晶體管接收與邏輯信號相對應(yīng)的輸入信號以及通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號；高電壓輸出電路，所述高電壓輸出電路用于接收驅(qū)動(dòng)電壓，并且向第一以及第二輸出端口輸出與所述驅(qū)動(dòng)電壓的電壓電平相對應(yīng)的高電壓電平的輸出信號以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號；以及電壓降電路，所述電壓降電路經(jīng)配置以電連接在低電壓輸入電路的第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)與高電壓輸出電路的第一以及第二輸出端口之間，并且使得第一以及第二N溝道晶體管的漏極節(jié)點(diǎn)的電壓電平低于輸出信號或反相輸出信號。

根據(jù)如上所述的本發(fā)明的實(shí)施例，可以提供一種能實(shí)現(xiàn)快速電壓電平轉(zhuǎn)換的高級電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

此外，根據(jù)本發(fā)明的實(shí)施例，可以提供一種具有允許小型化和高性能的電路結(jié)構(gòu)的高級電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

另外，根據(jù)本發(fā)明的實(shí)施例，可以提供一種將接收輸入信號的晶體管實(shí)施為低電壓晶體管的電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

此外，根據(jù)本發(fā)明的實(shí)施例，可以提供一種減小輸出信號的上升時(shí)間與下降時(shí)間之間的偏差并縮短所述上升時(shí)間的電平移位器，以及一種包含所述電平移位器的源極驅(qū)動(dòng)器集成電路和柵極驅(qū)動(dòng)器集成電路。

附圖說明

通過以下結(jié)合附圖進(jìn)行的詳細(xì)描述可以更加清楚地了解本發(fā)明的上述以及其它目的、特征和優(yōu)點(diǎn)，其中：

圖1是示出根據(jù)本發(fā)明的實(shí)施例的初級電平移位器的電路圖。

圖2示出根據(jù)本發(fā)明的實(shí)施例的初級電平移位器的輸出信號的波形。

圖3到圖5是示出根據(jù)本發(fā)明的實(shí)施例的高級電平移位器的電路圖。

圖6和圖7是示出根據(jù)本發(fā)明的實(shí)施例的高級電平移位器的操作的電路圖。

圖8示出根據(jù)本發(fā)明的實(shí)施例的高級電平移位器的輸出信號的波形。

圖9是示出根據(jù)本發(fā)明的實(shí)施例的初級電平移位器與高級電平移位器之間性能和尺寸的比較圖形。

圖10是示出根據(jù)本發(fā)明的實(shí)施例的顯示裝置的系統(tǒng)配置圖。

圖11是在根據(jù)本發(fā)明的實(shí)施例的顯示裝置中的源極驅(qū)動(dòng)器集成電路的方框圖。

圖12是在根據(jù)本發(fā)明的實(shí)施例的顯示裝置中的柵極驅(qū)動(dòng)器集成電路的方框圖。

附圖標(biāo)號

310：低電壓輸入電路

320：高電壓輸出電路

330：電壓降電路

1000：顯示裝置

1010：顯示面板

1020：數(shù)據(jù)驅(qū)動(dòng)單元

1030：柵極驅(qū)動(dòng)單元

1040：時(shí)序控制器

1110：移位寄存器

1120：第一鎖存器

1130：第二鎖存器

1140：電平移位器

1150：數(shù)模轉(zhuǎn)換器

1160：輸出緩沖器

1210：移位寄存器

1220：電平移位器

1230：輸出緩沖器

具體實(shí)施方式

在下文中，將參考示意性附圖詳細(xì)描述本發(fā)明的一些實(shí)施例。在用參考標(biāo)號標(biāo)示附圖的元件時(shí)，將用相同參考標(biāo)號標(biāo)示相同元件，雖然這些元件是在不同的附圖中顯示的。此外，在本發(fā)明的以下描述中，當(dāng)并入本文中的已知功能和配置的詳細(xì)描述可能會(huì)使本發(fā)明的標(biāo)的物實(shí)際上不清楚時(shí)，將省略所述詳細(xì)描述。

另外，在描述本發(fā)明的組件時(shí)，可能在本文中使用例如第一、第二、A、B、(a)、(b)等的術(shù)語。這些術(shù)語中的每一個(gè)并非用于界定對應(yīng)組件的本質(zhì)、排序或順序，而是僅用于區(qū)分對應(yīng)組件與其它組件。在描述某一結(jié)構(gòu)元件“連接到”、“耦合到”或“接觸”另一結(jié)構(gòu)元件的情況下，應(yīng)解釋為另一結(jié)構(gòu)元件可以“連接到”、“耦合到”或“接觸”所述結(jié)構(gòu)元件以及所述某一結(jié)構(gòu)元件直接連接到或直接接觸另一結(jié)構(gòu)元件。

圖1是示出根據(jù)本發(fā)明的實(shí)施例的初級電平移位器(Level Shifter，LS)的電路圖。

參考圖1，通過低電壓輸入電路和高電壓輸出電路配置根據(jù)實(shí)施例的初級電平移位器(Level Shifter，LS)。

參考圖1，低電壓輸入電路可以包含接收低電壓電平(例如，0V～1.8V)的輸入信號(IN)的第一N溝道晶體管(NT1)以及接收通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號(INB)的第二N溝道晶體管(NT2)。

參考圖1，高電壓輸出電路可以接收驅(qū)動(dòng)電壓(VDD)，并且向第一和第二輸出端口(NOUT和NOUTB)輸出與驅(qū)動(dòng)電壓(VDD)的電壓電平(例如，18V)相對應(yīng)的高電壓電平(例如，0V～18V)的輸出信號(OUT)和通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號(OUTB)。

高電壓輸出電路可以包含：第一高電壓輸出晶體管(PT1)，其具有電連接到驅(qū)動(dòng)電壓源節(jié)點(diǎn)(NVDD)(高電壓電平(例如，18V)的驅(qū)動(dòng)電壓(VDD)供應(yīng)到所述驅(qū)動(dòng)電壓源節(jié)點(diǎn)上)的源極節(jié)點(diǎn)、電連接到第二輸出端口(NOUTB)的漏極節(jié)點(diǎn)以及電連接到第一輸出端口(NOUT)的柵極節(jié)點(diǎn)；以及第二高電壓輸出晶體管(PT2)，其具有電連接到驅(qū)動(dòng)電壓源節(jié)點(diǎn)(NVDD)(高電壓電平(例如，18V)的驅(qū)動(dòng)電壓(VDD)供應(yīng)到所述驅(qū)動(dòng)電壓源節(jié)點(diǎn)上)的 源極節(jié)點(diǎn)、電連接到第一輸出端口(NOUT)的漏極節(jié)點(diǎn)以及電連接到第二輸出端口(NOUTB)的柵極節(jié)點(diǎn)。

在此，第一高電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)可以是(例如)P溝道晶體管。

配置如圖1中所示的初級電平移位器(level shifter，LS)的所有晶體管(NT1、NT2、PT1和PT2)都是“高電壓晶體管(HV-TR)”，其中高于預(yù)定義低電壓電平的上限參考電壓(例如，約4V)的高電壓(High Voltage，HV)被施加到漏極節(jié)點(diǎn)(或源極節(jié)點(diǎn))。

在如圖1中所示的初級電平移位器(level shifter，LS)中，由于施加到與高電壓晶體管(HV-TR)相對應(yīng)的第一和第二N溝道晶體管(NT1和NT2)的輸入信號(IN)的電壓電平(例如，1.8V)比第一和第二N溝道晶體管(NT1和NT2)的導(dǎo)通電平(例如，18V)低得多，因此第一和第二N溝道晶體管(NT1和NT2)可以不“完全導(dǎo)通”且可以“輕微導(dǎo)通”。

因此，“輕微導(dǎo)通”的第一和第二N溝道晶體管(NT1和NT2)相較于其中“完全導(dǎo)通”的第一和第二N溝道晶體管(NT1和NT2)的情況使電流流動(dòng)更小。

當(dāng)允許電流以所要電平流動(dòng)時(shí)，第一和第二N溝道晶體管(NT1和NT2)的溝道寬度應(yīng)設(shè)計(jì)為較大。這使得電平移位器(level shifter，LS)的整體尺寸以及第一和第二N溝道晶體管(NT1和NT2)的尺寸較大。

此外，當(dāng)設(shè)計(jì)以使得電平移位器(level shifter，LS)在例如工藝/電壓/溫度等變化條件下操作時(shí)，未“完全導(dǎo)通”的第一和第二N溝道晶體管(NT1和NT2)的初級電平移位器(level shifter，LS)被“輕微導(dǎo)通”且對應(yīng)于高電壓晶體管(HV-TR)，在如圖2中所示的典型條件下，輸出信號(OUT)或反相輸出信號(OUTB)的上升時(shí)間和下降時(shí)間可能延長并且重疊間隔可能延長。此外，輸出信號的上升時(shí)間與下降時(shí)間之間的偏差可能很大。

將參考圖3到圖9描述可以解決初級電平移位器(Level Shifter，LS)的缺點(diǎn)的高級電平移位器(Advanced Level Shifter，ALS)。

圖3到圖5是示出根據(jù)本發(fā)明的實(shí)施例的三種類型(A型、B型和C型)高級電平移位器(advanced level shifter，ALS)的結(jié)構(gòu)的電路圖。

參考圖3到圖5，不論類型，通過低電壓輸入電路310、高電壓輸出電路320、電壓降電路330等配置根據(jù)本發(fā)明的實(shí)施例的高級電平移位器(advanced level shifter，ALS)。

首先，圖3示出具有最簡單結(jié)構(gòu)的A型結(jié)構(gòu)的高級電平移位器(advanced level shifter，ALS)。

低電壓輸入電路310可以包含接收低電壓電平的輸入信號(IN)的第一N溝道晶體管(NT1)以及接收通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號(INB)的第二N溝道晶體管(NT2)。

在低電壓輸入電路310中，第一N溝道晶體管(NT1)包含例如接地電壓等基極電壓(VSS)施加到其上的源極節(jié)點(diǎn)、輸入信號(IN)施加到其上的柵極節(jié)點(diǎn)以及電連接到第二輸出端口(NOUTB)的漏極節(jié)點(diǎn)(Na1)。

在低電壓輸入電路310中，第二N溝道晶體管(NT2)包含基極電壓(VSS)施加到其上的源極節(jié)點(diǎn)、反相輸入信號(INB)施加到其上的柵極節(jié)點(diǎn)以及電連接到第一輸出端口(NOUT)的漏極節(jié)點(diǎn)(Na2)。

高電壓輸出電路320可以接收驅(qū)動(dòng)電壓(VDD)，并且向第一和第二輸出端口(NOUT和 NOUTB)輸出與驅(qū)動(dòng)電壓(VDD)的電壓電平(例如，18V)相對應(yīng)的高電壓電平的輸出信號(OUT)以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號(OUTB)。

高電壓輸出電路320可以包含第一高電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)。

第一高電壓輸出晶體管(PT1)具有電連接到驅(qū)動(dòng)電壓源節(jié)點(diǎn)(NVDD)(高電壓電平(例如，18V)的驅(qū)動(dòng)電壓(VDD)供應(yīng)到所述驅(qū)動(dòng)電壓源節(jié)點(diǎn)上)的源極節(jié)點(diǎn)、電連接到第二輸出端口(NOUTB)的漏極節(jié)點(diǎn)以及電連接到第一輸出端口(NOUT)的柵極節(jié)點(diǎn)。

第二高電壓輸出晶體管(PT2)具有電連接到驅(qū)動(dòng)電壓源節(jié)點(diǎn)(NVDD)(高電壓電平(例如，18V)的驅(qū)動(dòng)電壓(VDD)供應(yīng)到所述驅(qū)動(dòng)電壓源節(jié)點(diǎn)上)的源極節(jié)點(diǎn)、電連接到第一輸出端口(NOUT)的漏極節(jié)點(diǎn)以及電連接到第二輸出端口(NOUTB)的柵極節(jié)點(diǎn)。

如圖3中所示，包含于高電壓輸出電路320中的第一高電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)可以是(例如)P溝道晶體管。

電壓降電路330電連接在低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)與高電壓輸出電路320中的第一和第二輸出端口(NOUT和NOUTB)之間，并且可以使第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)的電壓電平(例如，低于或等于約4V)比第一和第二輸出端口(NOUT和NOUTB)的電壓電平(例如，約18V)更低。

電壓降電路330可以包含(例如)第一電壓降晶體管(NDT1)和第二電壓降晶體管(NDT2)。

如圖3中所示，包含于電壓降電路330中的第一電壓降晶體管(NDT1)和第二電壓降晶體管(NDT2)可以是(例如)N溝道晶體管。

第一電壓降晶體管(NDT1)和第二電壓降晶體管(NDT2)可以共同接收至柵極節(jié)點(diǎn)的偏置電壓(N-bias)，并且可以一直通過施加到柵極節(jié)點(diǎn)的偏置電壓(N-bias)導(dǎo)通。

第一電壓降晶體管(NDT1)(至其偏置電壓(N-bias)施加到柵極節(jié)點(diǎn))可以電連接在第一N溝道晶體管(NT1)的漏極節(jié)點(diǎn)(Na1)與第二輸出端口(NOUTB)之間。

第二電壓降晶體管(NDT2)(至其偏置電壓(N-bias)施加到柵極節(jié)點(diǎn))可以電連接在第二N溝道晶體管(NT2)的漏極節(jié)點(diǎn)(Na2)與第一輸出端口(NOUT)之間。

同時(shí)，參考圖3，包含于高電壓輸出電路320中的第一高電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)以及包含于電壓降電路330中的第一電壓降晶體管(NDT1)和第二電壓降晶體管(NDT2)對應(yīng)于“高壓晶體管(HV-TR)”，在所述高壓晶體管(HV-TR)中高于預(yù)定義低電壓電平的上限參考電壓(例如，約4V)的高電壓(High Voltage，HV)被施加到漏極節(jié)點(diǎn)。

如上所述，第一電壓降晶體管(NDT1)和第二電壓降晶體管(NDT2)被設(shè)計(jì)為高電壓晶體管，并且施加到連接到第二輸出端口(NOUTB)的第一電壓降晶體管(NDT1)的漏極節(jié)點(diǎn)(或源極節(jié)點(diǎn))以及連接到第一輸出端口(NOUT)的第二電壓降晶體管(NDT2)的漏極節(jié)點(diǎn)(或源極節(jié)點(diǎn))的電壓被設(shè)計(jì)為高于施加到第一裕度控制晶體管(MT1)的漏極節(jié)點(diǎn)(或源極節(jié)點(diǎn)，Nb1)和第二裕度控制晶體管(MT2)的漏極節(jié)點(diǎn)(或源極節(jié)點(diǎn)，Nb2)的電壓，使得電平移位器中的低電壓晶體管(MT1、MT2、NT1和NT2)可以受到保護(hù)。

相比而言，包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)對應(yīng)于“低電壓晶體管(LV-TR)”，在所述低電壓晶體管(LV-TR)中，低于或等于預(yù)定義低電 壓電平的上限參考電壓(例如，約4V)的低電壓(Low Voltage，LV)被施加到漏極節(jié)點(diǎn)(或源極節(jié)點(diǎn))。

因此，由于根據(jù)電壓降電路330的電壓降，包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)的電壓可以低于或等于低電壓電平的上限參考電壓(例如，約4V)。

也就是說，根據(jù)在包含于電壓降電路330中的第一和第二電壓降晶體管(NDT1和NDT2)的漏極節(jié)點(diǎn)與源極節(jié)點(diǎn)之間的電壓降，包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)的電壓低于或等于低電壓電平的上限參考電壓(例如，約4V)，并且第一和第二N溝道晶體管(NT1和NT2)可以用作“低電壓晶體管(LV-TR)”。

如上所述，由于第一和第二N溝道晶體管(NT1和NT2)通過包含于電壓降電路330中的第一和第二電壓降晶體管(NDT1和NDT2)用作“低電壓晶體管(LV-TR)”，因此第一和第二N溝道晶體管(NT1和NT2)的溝道寬度可以設(shè)計(jì)為較小。

第一和第二N溝道晶體管(NT1和NT2)的尺寸減小大于因圖3中的電壓降電路330的額外配置引起的尺寸增大。因此，可以大大減小具有A型結(jié)構(gòu)的高級電平移位器(ALS-A型)的整體尺寸。

然而，由于例如工藝誤差等原因，可能并未在所要電平下實(shí)施因包含于電壓降電路330中的第一和第二電壓降晶體管(NDT1和NDT2)引起的電壓降。因此，包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)的電壓可以相較于低電壓電平的上限參考電壓(例如，約4V)增大。

包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)可以不“完全導(dǎo)通”且可以“輕微導(dǎo)通”。

因此，根據(jù)實(shí)施例的高級電平移位器(advanced level shifter，ALS)可以進(jìn)一步包含用于電壓裕度獲取的額外電路配置，以防止包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)的電壓因例如工藝誤差等原因而降低到所要電平。

如上所述，添加了用于電壓裕度獲取的電路配置的類型的高級電平移位器(advanced level shifter，ALS)被稱為B型。將參考圖4描述此類型ALS。

參考圖4，在具有B型結(jié)構(gòu)的高級電平移位器(ALS-B型)中，電壓降電路330可以進(jìn)一步包含第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2)，從而使得包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)的電壓能在任何情況下降低到所要電平。

如圖4中所示的具有B型結(jié)構(gòu)的高級電平移位器(ALS-B型)與具有A型的高級電平移位器(ALS-A型)在其余電路元件方面相同，不同之處在于電壓降電路330另外包含第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2)。

因此，在描述具有B型結(jié)構(gòu)的高級電平移位器(ALS-B型)時(shí)，將主要集中描述與具有A型結(jié)構(gòu)的高級電平移位器(ALS-A型)不同的部分，即，用于電壓裕度獲取的電路配置(第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2))。

與用于電壓裕度獲取的電路配置相對應(yīng)的第一裕度控制晶體管(MT1)所述第二裕度控 制晶體管(MT2)可以是(例如)N溝道晶體管。

參考圖4，第一裕度控制晶體管(MT1)可以電連接在第一電壓降晶體管(NDT1)與第一N溝道晶體管(NT1)的漏極節(jié)點(diǎn)(Na1)之間。

第二裕度控制晶體管(MT2)可以電連接在第二電壓降晶體管(NDT2)與第二N溝道晶體管(NT2)的漏極節(jié)點(diǎn)(Na2)之間。

第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2)可以共用通過柵極節(jié)點(diǎn)接收預(yù)定柵極電壓(VCC)。

此外，第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2)可以一直導(dǎo)通。

參考圖4，雖然第一和第二電壓降晶體管(NDT1和NDT2)的漏極節(jié)點(diǎn)(Nb1和Nb2)的電壓相較于低電壓電平的上限參考電壓(例如，約4V)增大，但是出現(xiàn)因第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2)引起的額外電壓降，使得第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)(Na1和Na2)可以降低至所要電平(低電壓電平)。

因此，第一和第二N溝道晶體管(NT1和NT2)可以用作“低電壓晶體管(LV-TR)”從而被“完全導(dǎo)通”。

因此，可以進(jìn)一步縮短輸出信號(OUT)或反相輸出信號(OUTB)的上升時(shí)間(Rising Time，RT)和下降時(shí)間(Falling Time，F(xiàn)T)，并且可以大大縮短RT與FT之間的偏差(ART-FT)。

如上所述，第一和第二N溝道晶體管(NT1和NT2)可以用作“低電壓晶體管(LV-TR)”從而被“完全導(dǎo)通”。此外，可以將第一和第二N溝道晶體管(NT1和NT2)的溝道寬度設(shè)計(jì)為較小。

第一和第二N溝道晶體管(NT1和NT2)的尺寸減小大于因圖4中的電壓降電路330的額外配置引起的尺寸增大。因此，可以大大減小具有B型結(jié)構(gòu)(ALS-B型)的高級電平移位器的整體尺寸。

同時(shí)，參考圖4，包含于高電壓輸出電路320中的第一高電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)以及包含于電壓降電路330中的第一電壓降晶體管(NDT1)和第二電壓降晶體管(NDT2)對應(yīng)于“高壓晶體管(HV-TR)”，在所述高壓晶體管(HV-TR)中高于預(yù)定義低電壓電平的上限參考電壓(例如，約4V)的高電壓(High Voltage，HV)被施加到漏極節(jié)點(diǎn)。

相比而言，包含于低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)對應(yīng)于“低電壓晶體管(LV-TR)”，在所述低電壓晶體管(LV-TR)中，低于低電壓電平的上限參考電壓(例如，約4V)的低電壓(Low Voltage，LV)被施加到漏極節(jié)點(diǎn)。

此外，包含于電壓降電路300中的第一裕度控制晶體管(MT1)和第二裕度控制晶體管(MT2)可以是“低電壓晶體管(LV-RT)”，在所述低電壓晶體管(LV-RT)中，低電壓電平的上限參考電壓(例如，約4V)被施加到漏極節(jié)點(diǎn)。

同時(shí)，高于低電壓電平的上限參考電壓(例如，約4V)的電壓不被限定為高電壓(High Voltage，HV)電平，而是可以進(jìn)一步被細(xì)分為中電壓(Middle Voltage，MV)電平和高電壓(High Voltage，HV)電平。

在這種情況下，第一和第二裕度控制晶體管(MT1和MT2)可以是“中間電壓晶體管(MV-TR)”，在所述中間電壓晶體管(MV-TR)中，高于低電壓電平的上限參考電壓(例如，約4V)并且低于或等于中間電壓電平的上限參考電壓(例如，約8～10V)的中間電壓被施 加到漏極節(jié)點(diǎn)。

同時(shí)，在如圖3中所示的具有A型的高級電平移位器(ALS-A型)或如圖4中所示的具有B型的高級電平移位器(ALS-B型)中，為了將流入包含于高電壓輸出電路320中的第一高電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)的電流控制為較小，可以為高電壓電路320另外配置用于控制電流的電路。

在下文中，將參考圖5描述其中可以為如圖4中所示的具有B型的高級電平移位器(ALS-B型)中的高電壓電路320另外配置用于控制電流的電路的情況。

如圖5中所示的高級電平移位器被稱為具有C型的高級電平移位器(ALS-C型)。

參考圖5，在具有C型的高級電平移位器(ALS-C型)中，高電壓輸出電路320可以進(jìn)一步包含第一電流控制晶體管(PDT1)和第二電流控制晶體管(PDT2)作為電流控制電路配置。

參考圖5，第一電流控制晶體管(PDT1)可以由偏置電壓(P-bias)控制，并且連接在驅(qū)動(dòng)電壓源節(jié)點(diǎn)(NVDD)和第一高電壓輸出晶體管(PT1)的源極節(jié)點(diǎn)之間。

第二電流控制晶體管(PDT2)可以由偏置電壓(P-bias)控制，并且連接在驅(qū)動(dòng)電壓源節(jié)點(diǎn)(NVDD)和第二高電壓輸出晶體管(PT2)的源極節(jié)點(diǎn)之間。

因第一電流控制晶體管(PDT1)和第二電流控制晶體管(PDT2)而引起出現(xiàn)電壓降，使得第一電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)的漏極節(jié)點(diǎn)(Nc1和Nc2)的電壓可以相較于驅(qū)動(dòng)電壓(VDD)降低。

因此，輸出信號(OUT)或反相輸出信號(OUTB)的電壓可以是這樣的電壓：其雖具有高電壓電平，但不是驅(qū)動(dòng)電壓(VDD)而是比所述電壓略低的電壓。

此外，第一電流控制晶體管(PDT1)和第二電流控制晶體管(PDT2)可以將流向第一電壓輸出晶體管(PT1)和第二高電壓輸出晶體管(PT2)的電流控制為較小。

圖6和7是示出根據(jù)本發(fā)明的實(shí)施例的高級電平移位器(Advanced Level Shifter，ALS)的操作的電路圖。

作為實(shí)例，將描述具有C型(ALS-C型)的高級電平移位器的操作。

在描述根據(jù)本發(fā)明的實(shí)施例的高級電平移位器(Advanced Level Shifter，ALS)的操作之前，將在圖6中說明主節(jié)點(diǎn)的電壓。

參考圖6，屬于低電壓輸入電路310的第一和第二N溝道晶體管(NT1和NT2)接收(例如)1.8V的輸入信號(IN)或反相輸入信號(INB)。

在此，輸入信號(IN)或反相輸入信號(INB)可以是邏輯信號，并且可以被輸出為1.8V的高電平或被提供為0V的低電平(LOW)。

根據(jù)本發(fā)明的實(shí)施例的高級電平移位器(advanced level shifter，ALS)接收1.8V的低電壓電平的輸入信號(IN)并且輸出(例如)約15V的高電壓電平的輸出信號(OUT)。在此，輸出信號(OUT)對應(yīng)于具有與輸入信號(IN)相對應(yīng)的波形的信號。此外，反相輸出信號(OUTB)對應(yīng)于具有與反相輸入信號(INB)相對應(yīng)的波形的信號。

在此，輸出信號(OUT)或反相輸出信號(OUTB)可以是邏輯信號，并且可以被輸出為15V的高邏輯電平或被輸出為0V的低邏輯電平(LOW)。

參考圖7，當(dāng)與高邏輯電平(HIGH)的邏輯信號相對應(yīng)的輸入信號(IN)施加到第一N溝道晶體管(NT1)的柵極節(jié)點(diǎn)時(shí)，即，當(dāng)具有低電壓電平的電壓(1.8V)的輸入信號(IN) 施加到第一N溝道晶體管(NT1)的柵極節(jié)點(diǎn)時(shí)，第一N溝道晶體管(NT1)被導(dǎo)通。

因此，第一N溝道晶體管(NT1)的漏極節(jié)點(diǎn)因基極電壓(VSS)而變?yōu)榈瓦壿嬰娖?LOW)的電壓狀態(tài)。

根據(jù)其中第一裕度控制晶體管(MT1)和第一電壓降晶體管(NDT1)被導(dǎo)通的狀態(tài)，第二輸出端口(NOUTB)也變?yōu)榈瓦壿嬰娖?LOW)的電壓狀態(tài)。因此，與低邏輯電平(LOW)相對應(yīng)的0V的反相輸出信號(OUTB)輸出到第二輸出端口(NOUTB)。由于反相輸出信號(OUTB)可以輸出為15V，因此反相輸出信號(OUTB)對應(yīng)于高電壓電平。

因此，由于電連接到第二輸出端口(NOUTB)的第二高電壓輸出晶體管(PT2)的柵極節(jié)點(diǎn)也變?yōu)榈瓦壿嬰娖?LOW)的電壓狀態(tài)，所以與P溝道晶體管相對應(yīng)的第二高電壓輸出晶體管(PT2)被導(dǎo)通。

因?yàn)榈诙娏骺刂凭w管(PDT2)被導(dǎo)通，所以根據(jù)驅(qū)動(dòng)電壓(VDD)而發(fā)生電壓降的電壓(約15V)施加到第一輸出端口(NOUT)。也就是說，第一輸出端口(NOUT)將處于約15V的高邏輯電平(HIGH)的電壓狀態(tài)中。

因此，與高邏輯電平(HIGH)相對應(yīng)的15V的高電壓電平的輸出信號(OUT)輸出到第一輸出端口(NOUT)。由于第一輸出端口(NOUT)處于高邏輯電平(HIGH)的電壓狀態(tài)中，因此與P溝道晶體管相對應(yīng)的第一高電壓輸出晶體管(PT1)處于斷開狀態(tài)。

如上所述，第一高電壓輸出晶體管(PT1)接收驅(qū)動(dòng)電壓(VDD)并向第二輸出端口(NOUTB)輸出反相輸出信號(OUTB)，并且第二高電壓輸出晶體管(PT2)接收驅(qū)動(dòng)電壓(VDD)并向第一輸出端口(NOUT)輸出輸出信號(OUT)。

圖8示出根據(jù)本發(fā)明的實(shí)施例的高級電平移位器的輸出信號的波形，并且圖9是示出根據(jù)本發(fā)明的實(shí)施例的初級電平移位器(Level Shifter，LS)與高級電平移位器(advanced level shifter，ALS)之間性能和尺寸的比較圖形。

參考圖8，根據(jù)實(shí)施例的高級電平移位器(advanced level shifter，ALS)可以看出上升時(shí)間和下降時(shí)間相較于初級電平移位器(level shifter，LS)的輸出信號(圖2)縮短。

這將通過圖9看出，并且參考圖9，當(dāng)初級電平移位器(level shifter，LS)的上升時(shí)間為1.00時(shí)，高級電平移位器(advanced level shifter，ALS)的上升時(shí)間變?yōu)?.30，使得可以將上升時(shí)間縮短約70％。

此外，參考圖9，當(dāng)初級電平移位器(level shifter，LS)的下降時(shí)間為1.00時(shí)，高級電平移位器(advanced level shifter，ALS)的下降時(shí)間變?yōu)?.80，使得可以將下降時(shí)間縮短約20％。

在上升時(shí)間和下降時(shí)間的減小以及上升時(shí)間與下降時(shí)間之間的偏差(Δ(RT-FT))方面，當(dāng)初級電平移位器(level shifter，LS)的偏差為1.00時(shí)，高級電平移位器(advanced level shifter，ALS)的偏差變?yōu)?.01，由此使偏差減少了約90％。

上升時(shí)間和下降時(shí)間的減小與第一和第二N溝道晶體管(NT1和NT2)用作“完全導(dǎo)通”的低電壓晶體管(LV-TR)的事實(shí)有關(guān)。

如上所述，當(dāng)?shù)谝缓偷诙﨨溝道晶體管(NT1和NT2)“完全導(dǎo)通”時(shí)，由于第一和第二N溝道晶體管相較于“輕微導(dǎo)通”使許多電流流動(dòng)，因此第一和第二N溝道晶體管形成所要性能并且可以使第一和第二N溝道晶體管(NT1和NT2)的溝道寬度設(shè)計(jì)為較小。

因此，在高級電平移位器(advanced level shifter，ALS)的情況下，其尺寸可以相較于初級電平移位器(level shifter，LS)的尺寸大大減小。

參考圖9，當(dāng)初級電平移位器(level shifter，LS)的尺寸為1.00時(shí)，高級電平移位器(advanced level shifter，ALS)的尺寸變?yōu)?.58，使得其尺寸被減小約42％。

下文是其中根據(jù)如上所述的本發(fā)明的實(shí)施例的電平移位器(advanced level shifter，ALS)用作使顯示裝置中使用的各種電壓的電壓電平移位的電路的實(shí)例。

圖10是示出根據(jù)本發(fā)明的實(shí)施例的顯示裝置1000的系統(tǒng)配置圖。

參考圖10，根據(jù)實(shí)施例的顯示裝置1000可以包含：顯示面板1010，在所述顯示面板中布置了多個(gè)數(shù)據(jù)線(DL)和多個(gè)柵極線(GL)并且布置了多個(gè)子像素(SP)；以及數(shù)據(jù)驅(qū)動(dòng)單元1020，所述數(shù)據(jù)驅(qū)動(dòng)單元用于驅(qū)動(dòng)多個(gè)數(shù)據(jù)線(DL)；柵極驅(qū)動(dòng)單元1030，所述柵極驅(qū)動(dòng)單元用于驅(qū)動(dòng)多個(gè)柵極線(GL)；以及時(shí)序控制器1040，所述時(shí)序控制器用于控制數(shù)據(jù)驅(qū)動(dòng)單元1020和柵極驅(qū)動(dòng)單元1030等。

數(shù)據(jù)驅(qū)動(dòng)單元1020將從時(shí)序控制器1040輸入的數(shù)字圖像信號(圖像數(shù)據(jù)，DATA)轉(zhuǎn)換成與模擬圖像信號相對應(yīng)的數(shù)據(jù)電壓，并且將轉(zhuǎn)換后的電壓供應(yīng)到多個(gè)數(shù)據(jù)線，由此驅(qū)動(dòng)所述多個(gè)數(shù)據(jù)線。

柵極驅(qū)動(dòng)單元1030依次將掃描信號供應(yīng)到多個(gè)柵極線，由此依次驅(qū)動(dòng)所述多個(gè)柵極線(GL)。

時(shí)序控制器1040將各種控制信號(DCS和GCS)供應(yīng)到數(shù)據(jù)驅(qū)動(dòng)單元1020和柵極驅(qū)動(dòng)單元1030，且接著控制數(shù)據(jù)驅(qū)動(dòng)單元1020和柵極驅(qū)動(dòng)單元1030。

時(shí)序控制器1040根據(jù)每個(gè)幀中實(shí)施的時(shí)序開始掃描，并且將自外部輸入的圖像數(shù)據(jù)更改為適于在數(shù)據(jù)驅(qū)動(dòng)單元1020中使用的數(shù)據(jù)信號類型、輸出與更改后的圖像數(shù)據(jù)相對應(yīng)的數(shù)字圖像信號(DATA)、以及根據(jù)掃描在適當(dāng)?shù)臅r(shí)候控制數(shù)據(jù)驅(qū)動(dòng)。

柵極驅(qū)動(dòng)單元1030在時(shí)序控制器1040的控制下依次將通態(tài)電壓或斷態(tài)電壓的掃描信號供應(yīng)到多個(gè)柵極線以依次驅(qū)動(dòng)所述多個(gè)柵極線。

柵極驅(qū)動(dòng)單元1030根據(jù)驅(qū)動(dòng)方案可以位于如圖10中所示的顯示面板1010的一側(cè)處，并且在一些情況下可以位于所述顯示面板的兩側(cè)處。

柵極驅(qū)動(dòng)單元1020可以包含兩個(gè)或更多個(gè)柵極驅(qū)動(dòng)器集成電路(GD-IC)。

柵極驅(qū)動(dòng)器集成電路(GD-IC)可以包含移位寄存器、電平移位器、輸出緩沖器等。

兩個(gè)或更多個(gè)柵極驅(qū)動(dòng)器集成電路(GD-IC)可以卷帶式自動(dòng)接合(Tape Automated Bonding，TAB)方案或玻璃上芯片(Chip On Glass，COG)方案連接到顯示面板1010的接合墊，或可以通過實(shí)施于面板中柵極(Gate In Panel，GIP)型中而直接布置在顯示面板1010中。在一些情況下，兩個(gè)或更多個(gè)柵極驅(qū)動(dòng)器集成電路(GD-IC)可以集成并布置到顯示面板1010中。

當(dāng)特定柵極線斷開時(shí)，數(shù)據(jù)驅(qū)動(dòng)單元1020將從時(shí)序控制器1040接收到的圖像數(shù)據(jù)轉(zhuǎn)換成模擬類型的數(shù)據(jù)電壓，且接著將轉(zhuǎn)換后的電壓供應(yīng)到數(shù)據(jù)線，由此驅(qū)動(dòng)多個(gè)數(shù)據(jù)線。

數(shù)據(jù)驅(qū)動(dòng)單元1020可以包含至少一個(gè)源極驅(qū)動(dòng)器集成電路(SD-IC)。

每個(gè)源極驅(qū)動(dòng)器集成電路(SD-IC)可以包含移位寄存器、鎖存電路、數(shù)模轉(zhuǎn)換器(digital analog converter，DAC)、輸出緩沖器等。

此外，每個(gè)源極驅(qū)動(dòng)器集成電路(SD-IC)可以進(jìn)一步包含電平移位器，用于將與從時(shí)序控制器1040輸入的邏輯信號相對應(yīng)的數(shù)字圖像信號(DATA)的電壓電平移位為所要電壓電平(高電壓電平)。

每個(gè)源極驅(qū)動(dòng)器集成電路(SD-IC)可以卷帶式自動(dòng)接合(Tape Automated Bonding，TAB)方案或玻璃上芯片(Chip On Glass，COG)方案連接到顯示面板1010的接合墊，或可以直接布置在顯示面板1010中。在一些情況下，源極驅(qū)動(dòng)器集成電路(SD-IC)可以集成并布置到顯示面板1010中。

源極驅(qū)動(dòng)器集成電路(SD-IC)可以薄膜上芯片(Chip On Film，COF)方案實(shí)施。在這種情況下，每個(gè)源極驅(qū)動(dòng)器集成電路(SD-IC)的一個(gè)端口可以接合到至少一個(gè)源極印刷電路板(未示出)并且其另一個(gè)端口可以接合到顯示面板1010。

同時(shí)，時(shí)序控制器1040自外部(例如，主機(jī)系統(tǒng))連同輸入圖像數(shù)據(jù)一起接收各種時(shí)序信號，包含垂直同步信號(Vsync)、水平同步信號(Hsync)、輸入數(shù)據(jù)啟用(DE)信號和時(shí)鐘信號(CLK)。

時(shí)序控制器1040將自外部輸入的輸入圖像數(shù)據(jù)更改為適于在數(shù)據(jù)驅(qū)動(dòng)單元1020中使用的數(shù)據(jù)信號類型，且接著輸出更改后的數(shù)字圖像信號(DATA)。此外，為了控制數(shù)據(jù)驅(qū)動(dòng)單元1020和柵極驅(qū)動(dòng)單元1030，時(shí)序控制器1040接收時(shí)序信號，例如垂直同步信號(Vsync)、水平同步信號(Hsync)、輸入數(shù)據(jù)啟用(DE)信號和時(shí)鐘信號(CLK)，產(chǎn)生各種控制信號，并且輸出數(shù)據(jù)驅(qū)動(dòng)單元1020和柵極驅(qū)動(dòng)單元1030。

例如，時(shí)序控制器1040輸出各種柵極控制信號(Gate Control Signal，GCS)，包含柵極起動(dòng)脈沖(Gate Start Pulse，GSP)、柵極移位時(shí)鐘(Gate Shift Clock，GSC)和柵極輸出啟用(Gate Output Enable，GOE)信號，以便控制柵極驅(qū)動(dòng)單元1030。

在此，柵極起動(dòng)脈沖(GSP)控制柵極驅(qū)動(dòng)器集成電路(GD-IC)的操作起動(dòng)時(shí)序。柵極移位時(shí)鐘(GSC)共同對應(yīng)于輸入到柵極驅(qū)動(dòng)器集成電路(GD-IC)的時(shí)鐘信號，并且控制掃描信號(柵極脈沖)的移位時(shí)序。柵極輸出啟用(Gate Output Enable，GOE)信號表示柵極驅(qū)動(dòng)器集成電路(GD-IC)的時(shí)序信息。

此外，時(shí)序控制器1040輸出各種數(shù)據(jù)控制信號(Data Control Signal，DCS)，包含源極起動(dòng)脈沖(Source Start Pulse，SSP)、源極采樣時(shí)鐘(Source Sampling Clock，SSC)和源極輸出啟用(Source Output Enable，SOE)信號，以便控制數(shù)據(jù)驅(qū)動(dòng)單元1020。

在此，源極起動(dòng)脈沖(Source Start Pulse，SSP)控制配置數(shù)據(jù)驅(qū)動(dòng)單元1020的源極驅(qū)動(dòng)器集成電路(SD-IC)的數(shù)據(jù)采樣起動(dòng)時(shí)序。源極采樣時(shí)鐘(Source Sampling Clock，SSC)對應(yīng)于每個(gè)源極驅(qū)動(dòng)器集成電路(SD-IC)中的數(shù)據(jù)的時(shí)鐘信號控制采樣時(shí)序。源極輸出啟用(Source Output Enable，SOE)信號控制源極驅(qū)動(dòng)器集成電路(SD-IC)的數(shù)據(jù)輸出時(shí)序。

參考圖10，時(shí)序控制器1040可以布置在其中接合了源極驅(qū)動(dòng)器集成電路(SD-IC)的源極印刷電路板(未示出)上，以及在通過連接媒體(例如，柔性扁平電纜(Flexible Flat Cable，F(xiàn)FC)或柔性印刷電路(Flexible Printed Circuit，F(xiàn)PC))連接的控制印刷電路板(未示出)上。

在控制印刷電路板中，可以進(jìn)一步布置功率控制器(未示出)，用于將各種電壓或電流供應(yīng)到時(shí)序控制器1040、顯示器1010、數(shù)據(jù)驅(qū)動(dòng)單元1020和柵極驅(qū)動(dòng)單元1030，并且控制待供應(yīng)的各種電壓或電流。

源極印刷電路板和控制印刷電路板可以被配置成一個(gè)印刷電路板。

根據(jù)本發(fā)明的實(shí)施例的顯示裝置1000可以(例如)是液晶顯示裝置、等離子顯示裝置和有機(jī)發(fā)光顯示裝置中的一者。

在顯示裝置1000中，布置在顯示面板1010中的多個(gè)子像素(SP)中的每一個(gè)具有其中 一個(gè)數(shù)據(jù)線連接到一個(gè)或多個(gè)柵極線的電路配置。

每個(gè)子像素可以被配置成電路元件，例如晶體管和電容器。

如上所述，可以包含于源極驅(qū)動(dòng)器集成電路(SD-IC)和柵極驅(qū)動(dòng)器集成電路(GD-IC)中的一類驅(qū)動(dòng)器集成電路中的電平移位器可以是根據(jù)參考圖3到圖9的實(shí)施例的高級電平移位器(advanced level shifter，ALS)。

在下文中，將參考圖11簡要地描述根據(jù)實(shí)施例的包含高級電平移位器(advanced level shifter，ALS)的源極驅(qū)動(dòng)器集成電路(SD-IC)。此外，參考圖12，將簡要地描述根據(jù)實(shí)施例的包含高級電平移位器(advanced level shifter，ALS)的柵極驅(qū)動(dòng)器集成電路(GD-IC)。

圖11是在根據(jù)本發(fā)明的實(shí)施例的顯示裝置1000中的源極驅(qū)動(dòng)器集成電路(SD-IC)的方框圖。

參考圖11，在根據(jù)實(shí)施例的顯示裝置1000中，源極驅(qū)動(dòng)器集成電路(SD-IC)包含移位寄存器1110、包含第一鎖存器1120和第二鎖存器1130的鎖存電路、電平移位器1140、數(shù)模轉(zhuǎn)換器1150以及輸出緩沖器1160。

移位寄存器1110接收水平時(shí)鐘(Hclock)和水平同步信號(Hsync)，并且根據(jù)水平時(shí)鐘(Hclock)依次操作第一鎖存器1120的各單元。

第一鎖存器1120使輸入數(shù)字圖像信號(DATA)與水平時(shí)鐘(Hclock)同步且接著執(zhí)行采樣。因此，可以通過與列數(shù)一樣多的單元配置第一鎖存器1120，并且可以通過與數(shù)字圖像信號(DATA)的位數(shù)一樣多的鎖存器或觸發(fā)器配置每個(gè)單元。

第二鎖存器1130接收并存儲(chǔ)通過負(fù)載存儲(chǔ)在第一鎖存器1120中的所有數(shù)字圖像信號。在這種情況下，第一鎖存器1120開始在下一條線中進(jìn)行數(shù)字圖像信號的采樣。

電平移位器1140使傳送到第二鎖存器1130的數(shù)字圖像信號的電壓電平移位。

數(shù)模轉(zhuǎn)換器1150使用輸入?yún)⒖鸡秒妷簩⒕哂薪?jīng)移位電壓電平的數(shù)字圖像信號轉(zhuǎn)換成模擬圖像信號(模擬電壓)。

輸出緩沖器1160放大并輸出通過數(shù)模轉(zhuǎn)換器1150轉(zhuǎn)換的模擬圖像信號。

參考圖11，在源極驅(qū)動(dòng)器集成電路(SD-IC)中，在第二鎖存器1130與數(shù)模轉(zhuǎn)換器1150之間存在的電平移位器1140可以是參考圖3到圖9描述的高級電平移位器(advanced level shifter，ALS)。

圖11中示出的電平移位器1140指示為圖5的高級電平移位器(ALS-C型)的實(shí)例。

電平移位器1140可以具有任何結(jié)構(gòu)，只要它是如圖3、圖4和圖5中所示的包含電壓降電路330的高級電平移位器(advanced level shifter，ALS)。

電平移位器1140可以包含：低電壓輸入電路310，所述低電壓輸入電路包含接收與數(shù)字圖像信號相對應(yīng)的輸入信號(IN)的第一N溝道晶體管(NT1)以及接收通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號(INB)的第二N溝道晶體管(NT2)；高電壓輸出電路320，所述高電壓輸出電路用于接收驅(qū)動(dòng)電壓(VDD)，并且向第一和第二輸出端口(NOUT和NOUTB)輸出與驅(qū)動(dòng)電壓(VDD)的電壓電平相對應(yīng)的高電壓電平的輸出信號(OUT)以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號(OUTB)；以及電壓降電路330，所述電壓降電路電連接在低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)與高電壓輸出電路320中的第一和第二輸出端口(NOUT和NOUTB)之間，并且相較于輸出信號(OUT)和反相輸出信號(OUTB)降低第一和第二N溝道晶體管(NT1和NT2)的 漏極節(jié)點(diǎn)的電壓。在此，高電壓電平的輸出信號(OUT)對應(yīng)于具有經(jīng)移位電壓電平的數(shù)字圖像信號。

圖12是在根據(jù)本發(fā)明的實(shí)施例的顯示裝置1000中的柵極驅(qū)動(dòng)器集成電路(GD-IC)的方框圖。

參考圖12，在根據(jù)實(shí)施例的顯示裝置1000中，柵極驅(qū)動(dòng)器集成電路(GD-IC)可以包含：移位寄存器1210，所述移位寄存器用于產(chǎn)生和輸出邏輯信號以基于柵極控制信號(Gate Control Signal，GCS)確定柵極線的導(dǎo)通/斷開；電平移位器1220，所述電平移位器用于移位和輸出從移位寄存器1210輸出的邏輯信號的電壓電平；以及輸出緩沖器1230，所述輸出緩沖器用于將從電平移位器1220輸出的信號輸出到柵極線作為從電平移位器1220輸出的掃描信號。

參考圖12，包含于柵極驅(qū)動(dòng)器集成電路(GD-IC)中的電平移位器1220可以實(shí)施為參考圖3到9描述的高級電平移位器(advanced level shifter，ALS)。

在圖12中，顯示對應(yīng)于具有C型結(jié)構(gòu)的高級電平移位器(advanced level shifter，ALS)的包含于柵極驅(qū)動(dòng)器集成電路(GD-IC)中的電平移位器1220，但是，只要柵極驅(qū)動(dòng)器集成電路(GD-IC)包含具有A型或B型結(jié)構(gòu)的高級電平移位器(advanced level shifter，ALS)以及第一和第二電壓降晶體管(NDT1和NDT2)，就可以通過任何高級電平移位器(advanced level shifter，ALS)實(shí)施柵極驅(qū)動(dòng)器集成電路(GD-IC)。

參考圖12，通過高級電平移位器(advanced level shifter，ALS)實(shí)施的柵極驅(qū)動(dòng)器集成電路(GD-IC)的電平移位器1220可以包含：低電壓輸入電路310，所述低電壓輸入電路包含接收與從移位寄存器1210輸出的邏輯信號相對應(yīng)的輸入信號(IN)的第一N溝道晶體管(NT1)以及接收通過將所述輸入信號反轉(zhuǎn)而獲得的反相輸入信號(INB)的第二N溝道晶體管(NT2)；高電壓輸出電路320，所述高電壓輸出電路用于接收驅(qū)動(dòng)電壓(VDD)，并且向第一和第二輸出端口(NOUT和NOUTB)輸出與驅(qū)動(dòng)電壓(VDD)的電壓電平相對應(yīng)的高電壓電平的輸出信號(OUT)以及通過將所述輸出信號反轉(zhuǎn)而獲得的反相輸出信號(OUTB)；以及電壓降電路330，所述電壓降電路電連接在低電壓輸入電路310中的第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)與高電壓輸出電路320中的第一和第二輸出端口(NOUT和NOUTB)之間，并且相較于輸出信號(OUT)和反相輸出信號(OUTB)降低第一和第二N溝道晶體管(NT1和NT2)的漏極節(jié)點(diǎn)的電壓電平。

在本發(fā)明書中描述的晶體管可以是(例如)金屬氧化硅場效應(yīng)晶體管(Metal Oxide Silicon Field Effect Transistor，MOS-FET)。

根據(jù)如上所述的本發(fā)明的實(shí)施例，可以提供能實(shí)現(xiàn)快速電壓電平轉(zhuǎn)換的高級電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅(qū)動(dòng)器集成電路(SD-IC)和柵極驅(qū)動(dòng)器集成電路(GD-IC)。

此外，根據(jù)本發(fā)明的實(shí)施例，可以提供具有允許小型化和高性能的電路結(jié)構(gòu)的高級電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅(qū)動(dòng)器集成電路(SD-IC)和柵極驅(qū)動(dòng)器集成電路(GD-IC)。

另外，根據(jù)本發(fā)明的實(shí)施例，可以提供將接收輸入信號的晶體管(NT1和NT2)實(shí)施為低電壓晶體管的電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅(qū)動(dòng)器集成電路(SD-IC)和柵極驅(qū)動(dòng)器集成電路(GD-IC)。

此外，根據(jù)本發(fā)明的實(shí)施例，可以提供能夠減小輸出信號的上升時(shí)間與下降時(shí)間之間的 偏差并縮短所述上升時(shí)間的電平移位器(advanced level shifter，ALS)，以及包含所述電平移位器的源極驅(qū)動(dòng)器集成電路(SD-IC)和柵極驅(qū)動(dòng)器集成電路(GD-IC)。

以上描述和附圖提供本發(fā)明的技術(shù)理念的實(shí)例以僅用于示意性目的。本發(fā)明所屬技術(shù)領(lǐng)域的技術(shù)人員將了解，在不脫離本發(fā)明的基本特征的情況下，可能對配置的形式(例如組合、分離、替代和更改)進(jìn)行各種修改和更改。因此，本發(fā)明中所公開的實(shí)施例意欲說明本發(fā)明的技術(shù)理念的范圍，且本發(fā)明的范圍不受所述實(shí)施例限制。應(yīng)基于所附權(quán)利要求書解釋本發(fā)明的范圍，其解釋方式使得包含在等效于權(quán)利要求書的范圍內(nèi)的所有技術(shù)理念屬于本發(fā)明。