多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置的制造方法
【專利摘要】本實(shí)用新型提供了一種多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置，包括FPGA處理器、DSP處理器、ARM處理器、SDRAM存儲(chǔ)器、至少兩個(gè)用于連接節(jié)電設(shè)備以提供接入的信道射頻組件、網(wǎng)絡(luò)模塊；其中所述每一信道射頻組件的輸出端都連接所述FPGA處理器，且FPGA處理器連接所述DSP處理器、SDRAM存儲(chǔ)器；所述DSP處理器、SDRAM存儲(chǔ)器都連接所述ARM處理器，且所述ARM處理器連接所述網(wǎng)絡(luò)模塊。
【專利說明】
多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及網(wǎng)絡(luò)通訊技術(shù)領(lǐng)域，特別是指一種多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置。
【背景技術(shù)】
[0002]隨著物聯(lián)網(wǎng)技術(shù)的興起，智能傳感器網(wǎng)絡(luò)得到了廣泛應(yīng)用。其中，智能傳感器網(wǎng)絡(luò)的節(jié)點(diǎn)設(shè)備綜合了傳感器技術(shù)和電源技術(shù)等多項(xiàng)技術(shù)，可以使人們?cè)谌魏螘r(shí)間、地點(diǎn)、環(huán)境下獲得較為詳細(xì)、可靠的信息，因此已經(jīng)廣泛應(yīng)用于各種領(lǐng)域中。例如，傳感網(wǎng)絡(luò)設(shè)備技術(shù)為橋梁結(jié)構(gòu)健康監(jiān)測(cè)、飛機(jī)結(jié)構(gòu)健康監(jiān)測(cè)、視頻監(jiān)控、車輛監(jiān)控、生產(chǎn)環(huán)境及設(shè)備狀態(tài)監(jiān)控等測(cè)試系統(tǒng)提供了很好的分布式監(jiān)測(cè)方法和手段。
[0003]現(xiàn)有的智能傳感器網(wǎng)絡(luò)在進(jìn)行大范圍部署時(shí)，要求節(jié)點(diǎn)設(shè)備具備遠(yuǎn)距離、大數(shù)據(jù)量傳輸?shù)哪芰?，并且在多跳遠(yuǎn)距離傳輸?shù)沫h(huán)境下依然能夠提供高數(shù)據(jù)傳輸率。例如現(xiàn)有的多媒體數(shù)據(jù)傳輸、結(jié)構(gòu)健康監(jiān)測(cè)等應(yīng)用中，都屬于面向高傳輸率、大數(shù)據(jù)量的智能傳感器網(wǎng)絡(luò)。
[0004]為了能夠同時(shí)接收多個(gè)傳感器節(jié)電設(shè)備傳輸來的數(shù)據(jù)，現(xiàn)有的局端設(shè)備都需要多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置以提供接入服務(wù)。現(xiàn)有的多信道物聯(lián)網(wǎng)王冠裝置大多存在電路結(jié)構(gòu)復(fù)雜的問題，從而導(dǎo)致設(shè)備整體體積大，功耗大、使用不方便、難于維護(hù)、使用壽命短等問題。

【發(fā)明內(nèi)容】

[0005]本實(shí)用新型要解決的技術(shù)問題是提供一種電路結(jié)構(gòu)簡(jiǎn)單的多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置。
[0006]為了解決上述問題，本實(shí)用新型實(shí)施例提出了一種多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置，包括FPGA處理器1、DSP處理器2、ARM處理器3、SDRAM存儲(chǔ)器4、至少兩個(gè)用于連接節(jié)電設(shè)備以提供接入的信道射頻組件6、網(wǎng)絡(luò)模塊;其中所述每一信道射頻組件6的輸出端都連接所述FPGA處理器I，且FPGA處理器I連接所述DSP處理器2、SDRAM存儲(chǔ)器4 ；所述DSP處理器2、SDRAM存儲(chǔ)器4都連接所述ARM處理器3，且所述ARM處理器3連接所述網(wǎng)絡(luò)模塊。
[0007]其中，所述網(wǎng)絡(luò)模塊包括以太網(wǎng)接口 5、Wi_Fi接口8、無線通信接口7。
[0008]其中，所述無線通信接口7為3G網(wǎng)絡(luò)通訊模塊。
[0009]其中，所述每一信道射頻組件6的輸出端都通過SPI接口連接所述FPGA處理器I。
[0010]其中，所述FPGA處理器I通過DMA總線連接SDRAM存儲(chǔ)器4。
[0011]其中，所述SDRAM存儲(chǔ)器4通過DMA總線連接所述ARM處理器3的輸入端。
[0012]其中，所述ARM處理器3的輸出端通過SPI接口連接所述DSP處理器2。
[0013]其中，所述多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置還包括底座，所述FPGA處理器1、DSP處理器2、ARM處理器3、SDRAM存儲(chǔ)器4、信道射頻組件6、網(wǎng)絡(luò)模塊都設(shè)置在所述底座上。
[0014]其中，所述底座為立方體，且所述底座的上表面為傾斜的平面以使所述底座一端的高度低于另一端。
[0015]其中，所述每一信道視頻組件6設(shè)置在所述底座的一端，且所述網(wǎng)絡(luò)模塊設(shè)置在所述底座的另一端。
[0016]本實(shí)用新型的上述技術(shù)方案的有益效果如下:上述方案中提出來一種多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置，采用簡(jiǎn)單的電路結(jié)構(gòu)實(shí)現(xiàn)多通道接入，降低了設(shè)備的整體復(fù)雜度。
【附圖說明】
[0017]圖1為本實(shí)用新型實(shí)施例的電路原理圖。
【具體實(shí)施方式】
[0018]為使本實(shí)用新型要解決的技術(shù)問題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具體實(shí)施例進(jìn)行詳細(xì)描述。
[0019]本實(shí)用新型實(shí)施例的一種多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置，其結(jié)構(gòu)如圖1所示的，包括FPGA處理器1、DSP處理器2、ARM處理器3、SDRAM存儲(chǔ)器4、至少兩個(gè)用于連接節(jié)電設(shè)備以提供接入的信道射頻組件6、網(wǎng)絡(luò)模塊；其中所述每一信道射頻組件6的輸出端都連接所述FPGA處理器I，且FPGA處理器I連接所述DSP處理器2、SDRAM存儲(chǔ)器4 ；所述DSP處理器2、SDRAM存儲(chǔ)器4都連接所述ARM處理器3，且所述ARM處理器3連接所述網(wǎng)絡(luò)模塊。
[0020]如圖1所示的，在本實(shí)用新型的一個(gè)【具體實(shí)施方式】中，該網(wǎng)絡(luò)模塊包括以太網(wǎng)接口
5、W1-Fi接口 8、無線通信接口 7，且所述以太網(wǎng)接口 5、W1-Fi接口 8、無線通信接口 7都連接所述ARM處理器3。具體的，其中所述無線通信接口7為3G網(wǎng)絡(luò)通訊模塊。
[0021]其中，所述每一信道射頻組件6的輸出端都通過SPI接口連接所述FPGA處理器I。其中，所述FPGA處理器I通過DMA總線連接SDRAM存儲(chǔ)器4。其中，所述SDRAM存儲(chǔ)器4通過DMA總線連接所述ARM處理器3的輸入端。其中，所述ARM處理器3的輸出端通過SPI接口連接所述DSP處理器2。
[0022]本實(shí)用新型實(shí)施例的多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置還包括底座，所述FPGA處理器
1、DSP處理器2、ARM處理器3、SDRAM存儲(chǔ)器4、信道射頻組件6、網(wǎng)絡(luò)模塊都設(shè)置在所述底座上。其中，所述底座為立方體，且所述底座的上表面為傾斜的平面以使所述底座一端的高度低于另一端。
[0023]其中，所述每一信道視頻組件6設(shè)置在所述底座的一端，且所述網(wǎng)絡(luò)模塊設(shè)置在所述底座的另一端。
[0024]以上所述是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型所述原理的前提下，還可以作出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置，其特征在于，包括FPGA處理器、DSP處理器、ARM處理器、SDRAM存儲(chǔ)器、至少兩個(gè)用于連接節(jié)點(diǎn)設(shè)備以提供接入的信道射頻組件、網(wǎng)絡(luò)模塊；其中所述每一信道射頻組件的輸出端都連接所述FPGA處理器，且FPGA處理器連接所述DSP處理器、SDRAM存儲(chǔ)器;所述DSP處理器、SDRAM存儲(chǔ)器都連接所述ARM處理器，且所述ARM處理器連接所述網(wǎng)絡(luò)模塊;其中，所述網(wǎng)絡(luò)模塊包括以太網(wǎng)接口、W1-Fi接口、無線通信接口 ；且所述以太網(wǎng)接口、W1-Fi接口、無線通信接口都連接所述ARM處理器； 其中，所述多信道物聯(lián)網(wǎng)網(wǎng)關(guān)運(yùn)營(yíng)級(jí)裝置還包括底座，所述FPGA處理器、DSP處理器、ARM處理器、SDRAM存儲(chǔ)器、信道射頻組件、網(wǎng)絡(luò)模塊都設(shè)置在所述底座上;所述底座為立方體，且所述底座的上表面為傾斜的平面以使所述底座一端的高度低于另一端;所述每一信道視頻組件設(shè)置在所述底座的一端，且所述網(wǎng)絡(luò)模塊設(shè)置在所述底座的另一端； 其中，所述無線通信接口為3G網(wǎng)絡(luò)通訊模塊;所述每一信道射頻組件的輸出端都通過SPI接口連接所述FPGA處理器;所述FPGA處理器通過DMA總線連接SDRAM存儲(chǔ)器； 所述SDRAM存儲(chǔ)器通過DMA總線連接所述ARM處理器的輸入端;所述ARM處理器的輸出端通過SPI接口連接所述DSP處理器。
【文檔編號(hào)】H04L12/66GK205453777SQ201620133845
【公開日】2016年8月10日
【申請(qǐng)日】2016年2月22日
【發(fā)明人】高尚
【申請(qǐng)人】高尚