本發(fā)明涉及高速串行總線通信與測(cè)試技術(shù)領(lǐng)域，尤指一種光纖通道協(xié)議通用仿真測(cè)試卡及其數(shù)據(jù)交互方法。

背景技術(shù)：

FC(Fibre Channel光纖通道協(xié)議)的制定開(kāi)始于1988年，由美國(guó)國(guó)家標(biāo)準(zhǔn)委員會(huì)ANSI X3T11小組負(fù)責(zé)。目前已形成了一個(gè)龐大的協(xié)議族，并且還在不斷地更新與完善。近年來(lái)，我國(guó)也開(kāi)始大力研究FC協(xié)議相關(guān)高速互聯(lián)技術(shù)，并連續(xù)發(fā)布了《GJB6410–2008光纖通道物理和信號(hào)接口FC-PH》、《GJB6411–2008光纖通道航空電子環(huán)境FC-AE》等一系列FC協(xié)議標(biāo)準(zhǔn)，并且已經(jīng)廣泛應(yīng)用于多種型號(hào)的航空航天器內(nèi)部電子通信網(wǎng)絡(luò)系統(tǒng)中。

FC協(xié)議網(wǎng)絡(luò)是綜合計(jì)算機(jī)通道和數(shù)據(jù)網(wǎng)絡(luò)概念提出的一個(gè)不同于傳統(tǒng)的通道和網(wǎng)絡(luò)結(jié)構(gòu)的互連方案。是一種具有高實(shí)時(shí)性、可靠性、帶寬、性價(jià)比的開(kāi)放式通信技術(shù)，采用通道計(jì)數(shù)控制信號(hào)傳輸，使用交換或仲裁環(huán)拓?fù)涮幚斫橘|(zhì)訪問(wèn)沖突，采用信用策略控制網(wǎng)絡(luò)流量。其主要特點(diǎn)如下：

1)采用全雙工高速串行總線接口；

2)常用速率為1.0625/2.125/4.25Gbps，并可隨著物理接口與傳輸介質(zhì)的升級(jí)，能達(dá)到8/16Gbps的高帶寬；

3)傳輸介質(zhì)使用波長(zhǎng)850nm的多模光纖或1310nm的單模光纖，無(wú)中繼理論傳輸距離分別可達(dá)到500m與15km，具備超高抗電磁干擾能力；

4)誤碼率優(yōu)于10-12，線路傳輸延時(shí)優(yōu)于5us/km；

5)有效帶寬比高，采用8B/10B編碼，單幀數(shù)據(jù)包負(fù)載最大可達(dá)2112Byte，理論有效帶寬優(yōu)于端口速率的75％；

6)支持點(diǎn)到點(diǎn)，仲裁環(huán)，交換網(wǎng)等多種網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，組網(wǎng)靈活；

7)支持全網(wǎng)時(shí)鐘同步，時(shí)鐘同步精度優(yōu)于0.1us；

8)高層協(xié)議種類豐富，定義完整。分布式網(wǎng)絡(luò)協(xié)議代表為FC-AE-ASM(匿名簽署消息傳輸協(xié)議)，集中控制式網(wǎng)絡(luò)協(xié)議代表為FC-AE-1553(MIL-STD-1553高層FC映射協(xié)議)。

目前，國(guó)內(nèi)FC光纖通道協(xié)議的各種應(yīng)用已逐漸展開(kāi)，并呈熱烈上升趨勢(shì)。尤其是軍用領(lǐng)域方面，航空航天系統(tǒng)都開(kāi)始為下一代新型航天器考慮具備更高帶寬、更高可靠性、更好抗輻噪性能、多上層協(xié)議并行使用的通訊主干網(wǎng)絡(luò)。目前，以FC-AE-ASM、FC-AE-1553、FC-AV、ARINC818為代表的FC協(xié)議或類FC協(xié)議通訊設(shè)備，已經(jīng)在各個(gè)航空航天及相關(guān)領(lǐng)域的研究所與供應(yīng)商處出現(xiàn)非常頻繁。

FC協(xié)議總線通信產(chǎn)品的增多，勢(shì)必帶來(lái)大量的協(xié)議一致性驗(yàn)證、智能通信模擬、通信性能評(píng)估、實(shí)時(shí)數(shù)據(jù)監(jiān)控、通信過(guò)程記錄與回放等諸多FC協(xié)議總線相關(guān)的仿真測(cè)試需求。

技術(shù)實(shí)現(xiàn)要素：

以下是對(duì)本文詳細(xì)描述的主題的概述。本概述并非是為了限制權(quán)利要求的保護(hù)范圍。

本發(fā)明實(shí)施例提供了一種光纖通道協(xié)議通用仿真測(cè)試卡及其數(shù)據(jù)交互方法，能夠滿足與FC協(xié)議總線相關(guān)的仿真測(cè)試需求。

為了實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供了一種光纖通道協(xié)議通用仿真測(cè)試卡，與宿主計(jì)算機(jī)配合實(shí)現(xiàn)仿真測(cè)試功能，包括：

現(xiàn)場(chǎng)可編程門(mén)陣列FPGA單元，用于按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能；

光模塊接口單元SFP，用于收發(fā)鏈路光信號(hào)，并將接收到的光信號(hào)轉(zhuǎn)化為串行數(shù)字信號(hào)供FPGA單元處理，同時(shí)將來(lái)自FPGA單元的串行數(shù)字信號(hào)轉(zhuǎn)化為光信號(hào)發(fā)送至光纖鏈路；

邊沿連接器，一端連接測(cè)試卡所插入的宿主計(jì)算機(jī)背板的總線接口PCI-E插槽，另一端與FPGA單元連接，用于實(shí)現(xiàn)測(cè)試卡與測(cè)試卡所插入的宿主計(jì)算機(jī)之間的高速數(shù)據(jù)交換；

同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM，固定的板上外部存儲(chǔ)芯片，用于FPGA單元內(nèi)部微處理器PowerPC的指令與數(shù)據(jù)存儲(chǔ)；

配置電路，用于FPGA單元的上電加載配置，為非易失性閃存芯片；

閃存單元，用于FPGA單元內(nèi)PowerPC的上電加載配置，為非易失性閃存芯片；

時(shí)鐘單元，用于提供高精度有源時(shí)鐘，生成供各個(gè)電路模塊使用的時(shí)鐘源；

聯(lián)合測(cè)試工作組JTAG接口，用于供FPGA下載配置及用于PowerPC調(diào)試使用。

可選的，所述聯(lián)合測(cè)試工作組JTAG接口共有3套，其中一套供FPGA下載配置專用，另外兩套用于PowerPC調(diào)試使用。

可選的，所述時(shí)鐘單元提供的高精度有源時(shí)鐘為25MHz。

可選的，所述光纖通道協(xié)議通用仿真測(cè)試卡還包括以下模塊的一種或者兩種以上的組合：

雙列直插式存儲(chǔ)模塊DIMM條式連接用插槽，用于FPGA單元的大容量外部數(shù)據(jù)存儲(chǔ)；

前面板LED，用于提供雙通道光口工作狀態(tài)標(biāo)識(shí)；

擴(kuò)展接口單元，用于自定義多用接口，包括國(guó)際通用時(shí)間格式碼IRIG-B信號(hào)、外部觸發(fā)輸入、觸發(fā)輸出信號(hào)。

可選的，所述FPGA單元包括以下子模塊中的一種或者兩種以上的任意組合：

第一編碼模塊GTX_0以及第二編碼模塊GTX_1，用于收發(fā)光信號(hào)，并實(shí)現(xiàn)光信號(hào)與串行數(shù)據(jù)信號(hào)之間的相互轉(zhuǎn)換；

路由模塊，為FPGA兩個(gè)通道提供可變的對(duì)外數(shù)據(jù)流拓?fù)浣Y(jié)構(gòu)，可實(shí)現(xiàn)兩個(gè)通道并行、交叉、內(nèi)回環(huán)等類型的數(shù)據(jù)路由；

第一主邏輯模塊Port_0或第二主邏輯模塊Port_1，用于按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能，

PCI-E IP核模塊，用于FGPA單元與上位機(jī)PCI-E總線連接的接口模塊，直接用IP核例化；

通道數(shù)據(jù)緩沖及仲裁邏輯模塊，用于調(diào)度第一主邏輯模塊Port_0與第二主邏輯模塊Port_1兩個(gè)邏輯模塊對(duì)PCI-E總線之間的數(shù)據(jù)流，解決多端口之間數(shù)據(jù)傳輸?shù)臎_突。

可選的，所述FPGA單元還包括：

擴(kuò)展模塊，用于預(yù)留給擴(kuò)展功能模塊及接口。

可選的，所述第一主邏輯模塊Port_0或第二主邏輯模塊Port_1包括以下子模塊的任意組合：接收緩沖區(qū)、發(fā)送緩沖區(qū)、發(fā)送隊(duì)列管理模塊、國(guó)際通用時(shí)間格式碼IRIG模塊、寄存器組、直接內(nèi)存存取DMA控制器、監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊、緩沖對(duì)緩沖BB信用緩沖區(qū)、端對(duì)端EE信用緩沖區(qū)、鏈路控制邏輯模塊、幀建立模塊、故障注入模塊、發(fā)送隊(duì)列管理模塊、發(fā)送緩沖區(qū)、微處理器PPC中斷控制器、同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM控制器、雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR2控制器、通道數(shù)據(jù)緩沖區(qū)、本地自定義總線Local Bus、管道突發(fā)式緩存PLB；其中，

所述接收緩沖區(qū)，用于接收來(lái)自路由模塊的數(shù)據(jù)流并緩存，分別提供給監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊、BB信用緩沖區(qū)、故障注入模塊，供監(jiān)控?cái)?shù)據(jù)通路、鏈路控制通路、故障注入通路使用；

所述發(fā)送緩沖區(qū)，用來(lái)緩存來(lái)自發(fā)送隊(duì)列管理模塊的數(shù)據(jù)流，對(duì)齊、整理并發(fā)送至路由模塊；

所述IRIG模塊，用于生成IRIG時(shí)標(biāo)，還用于實(shí)現(xiàn)收發(fā)與處理外部同步信號(hào)；

所述寄存器組，具有與基址寄存器PCI-E BAR空間映射地址的寄存器集合；

所述DMA控制器，用于本地自定義總線Local Bus上各子模塊之間的數(shù)據(jù)流控制；

所述監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊，用于接收和緩沖鏈路數(shù)據(jù)，經(jīng)分類、壓縮以及對(duì)齊處理，添加時(shí)標(biāo)和附加信息之后，發(fā)送至DDR2內(nèi)或直接發(fā)送至通道數(shù)據(jù)緩沖區(qū)；

所述BB信用緩沖區(qū)，用于接收具有幀結(jié)構(gòu)的光纖通道協(xié)議FC報(bào)文和鏈路響應(yīng)原語(yǔ)，進(jìn)行緩沖區(qū)對(duì)緩沖區(qū)流控判斷，并提示幀建立模塊生成適當(dāng)?shù)逆溌讽憫?yīng)原語(yǔ)；

所述EE信用緩沖區(qū)，用于接收具有幀結(jié)構(gòu)的FC報(bào)文，進(jìn)行端到端緩沖區(qū)流控判斷，并提示幀建立模塊生成適當(dāng)?shù)腇C響應(yīng)幀；

所述鏈路控制邏輯模塊，用于根據(jù)鏈路上接收到的用于協(xié)議層鏈路控制的原語(yǔ)序列及幀報(bào)文，執(zhí)行相應(yīng)的鏈路復(fù)位或控制協(xié)議，并提示幀建立模塊生成適當(dāng)?shù)腇C響應(yīng)原語(yǔ)序列或響應(yīng)幀；

所述幀建立模塊，用于根據(jù)BB信用緩沖區(qū)、EE信用緩沖區(qū)、鏈路控制邏輯模塊發(fā)送的組幀或組原語(yǔ)請(qǐng)求，并根據(jù)對(duì)應(yīng)狀態(tài)寄存器的內(nèi)容生成適當(dāng)?shù)腇C報(bào)文，然后按約定的順序發(fā)送至發(fā)送隊(duì)列管理模塊；

所述故障注入模塊，用于根據(jù)簡(jiǎn)介觸發(fā)器Trigger寄存器的匹配指示和故障注入策略寄存器的指示，對(duì)接收到的鏈路原始報(bào)文進(jìn)行實(shí)時(shí)故障注入行為，然后將修改后的報(bào)文發(fā)送至發(fā)送隊(duì)列管理模塊；

所述發(fā)送隊(duì)列管理模塊，用于接收和緩沖來(lái)自多個(gè)模塊的發(fā)送報(bào)文，并根據(jù)約定規(guī)則排序并發(fā)送至發(fā)送緩沖區(qū)，在故障注入模式下，還負(fù)責(zé)報(bào)文長(zhǎng)度匹配機(jī)制的管理；

所述發(fā)送緩沖區(qū)，接收并緩沖來(lái)自發(fā)送隊(duì)列管理模塊的報(bào)文，然后發(fā)送至路由模塊；

所述微處理器PPC中斷控制器，用于管理作用于PowerPC的中斷信號(hào)；

所述SDRAM控制器，用于提供訪問(wèn)FPGA外部SDRAM芯片的接口模塊；

所述DDR2控制器，用于提供訪問(wèn)FPGA外部DDR2SDRAM芯片的接口模塊；

所述通道數(shù)據(jù)緩沖區(qū)，用于管理和緩沖單個(gè)通道的主邏輯模塊對(duì)于PCI-E總線接口模塊的上行和下行數(shù)據(jù)流；

所述Local Bus，用于連接多個(gè)子模塊的數(shù)據(jù)、地址以及控制信號(hào)的自定義內(nèi)部總線；

所述PLB，用于連接PowerPC與其相關(guān)子模塊的內(nèi)部總線。

本發(fā)明實(shí)施例還提供了一種光纖通道協(xié)議通用仿真測(cè)試卡數(shù)據(jù)交互方法，用于進(jìn)行上行數(shù)據(jù)交互，所述方法包括：

1)上電后上位機(jī)驅(qū)動(dòng)申請(qǐng)內(nèi)存Mem空間，并建立與之對(duì)應(yīng)的地址表，包括上行地址表與下行地址表；

2)上位機(jī)驅(qū)動(dòng)以寄存器映射訪問(wèn)BAR方式向FPGA單元分別寫(xiě)入上行地址表與下行地址表的物理地址和長(zhǎng)度；

3)上位機(jī)驅(qū)動(dòng)以BAR方式通知FPGA單元地址表生效；

4)FPGA單元以直接存儲(chǔ)器訪問(wèn)DMA方式讀取512B的地址表；

5)FPGA單元當(dāng)判斷到Mem地址的OwnerBit為1時(shí)，向該Mem地址入口寫(xiě)入數(shù)據(jù)，當(dāng)判斷到Mem地址的OwnerBit為0時(shí)，F(xiàn)PGA單元向上位機(jī)發(fā)中斷，表示無(wú)可用Mem資源，直到上位機(jī)下發(fā)Mem資源可用通知；

6)FPGA以DMA方式更新地址表，包括修改已使用的Mem地址的地址表的OwnerBit信息；

7)FPGA向上位機(jī)發(fā)中斷，表示一次上行數(shù)據(jù)訪問(wèn)完成；

8)上位機(jī)驅(qū)動(dòng)以中斷為信號(hào)，對(duì)更新過(guò)的地址表中OwnerBit為0的Mem地址空間進(jìn)行讀操作，讀取數(shù)據(jù)并更新相應(yīng)地址的OwnerBit，置1以釋放空間；

9)FPGA地址指針指向上一次DMA結(jié)束后的下一個(gè)Mem地址入口，當(dāng)繼續(xù)有上傳數(shù)據(jù)需求，且上一次申請(qǐng)的64個(gè)地址入口沒(méi)有用完，則重復(fù)步驟5～8；當(dāng)64個(gè)地址入口用完且仍有數(shù)據(jù)要傳輸，F(xiàn)PGA執(zhí)行步驟4，然后執(zhí)行步驟5～8。

本發(fā)明實(shí)施例還提供了一種光纖通道協(xié)議通用仿真測(cè)試卡數(shù)據(jù)交互方法，用于進(jìn)行下行數(shù)據(jù)交互，所述方法包括：

1)上電后上位機(jī)驅(qū)動(dòng)申請(qǐng)Mem空間，并建立與之對(duì)應(yīng)的地址表，包括上行地址表與下行地址表；

2)上位機(jī)驅(qū)動(dòng)以BAR方式向FPGA單元分別寫(xiě)入上行地址表與下行地址表的物理地址和長(zhǎng)度；

3)上位機(jī)按地址表順序向?qū)?yīng)Mem空間寫(xiě)數(shù)據(jù)；

4)上位機(jī)置地址表對(duì)應(yīng)的OwnerBit為0；

5)上位機(jī)驅(qū)動(dòng)以BAR方式，通知FPGA單元有下行數(shù)據(jù)；

6)FPGA單元以DMA方式，讀取512B的地址表；

7)FPGA單元根據(jù)地址表中OwnerBit為0的地址做定長(zhǎng)DMA，讀取對(duì)應(yīng)Mem空間的數(shù)據(jù)；

8)FPGA單元以DMA方式，更新地址表，置上次所讀取Mem空間地址的OwnerBit為1；

9)上位機(jī)判斷到要使用的下一個(gè)地址入口OwnerBit為0時(shí)，暫時(shí)停止寫(xiě)數(shù)據(jù)并等待，間隔設(shè)定時(shí)間后再次查詢地址入口的OwnerBit情況，直到OwnerBit為1，然后重復(fù)步驟3～8，或者超時(shí)報(bào)錯(cuò)。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例提供了基于PCIe×8接口的高性能、雙端口FC光纖通道協(xié)議通用仿真測(cè)試卡，作為一款多功能高智能的FC接口測(cè)試模塊，可針對(duì)基于光纖通道協(xié)議的節(jié)點(diǎn)和交換通信測(cè)試和檢驗(yàn)，提供數(shù)據(jù)生成、仿真和監(jiān)視、以及分析功能。具體來(lái)說(shuō)，本發(fā)明實(shí)施例提供的FC光纖通道協(xié)議通用仿真測(cè)試卡具備端口配置、數(shù)據(jù)生成和仿真、數(shù)據(jù)監(jiān)視、FC-4層協(xié)議分析、視頻接口擴(kuò)展等多項(xiàng)功能。能夠提供豐富的觸發(fā)和過(guò)濾功能，方便用戶對(duì)光纖通道接口進(jìn)行仿真和測(cè)試，基于該通用仿真測(cè)試卡可為用戶構(gòu)建基于FC協(xié)議的通用開(kāi)發(fā)、實(shí)驗(yàn)、測(cè)試、分析、監(jiān)控平臺(tái)，適于構(gòu)建FC統(tǒng)一網(wǎng)絡(luò)的仿真測(cè)試應(yīng)用，可以滿足用戶的多種應(yīng)用需求。

在閱讀并理解了附圖和詳細(xì)描述后，可以明白其他方面。

附圖說(shuō)明

附圖用來(lái)提供對(duì)本申請(qǐng)技術(shù)方案的進(jìn)一步理解，并且構(gòu)成說(shuō)明書(shū)的一部分，與本申請(qǐng)的實(shí)施例一起用于解釋本申請(qǐng)的技術(shù)方案，并不構(gòu)成對(duì)本申請(qǐng)技術(shù)方案的限制。在附圖中：

圖1為本發(fā)明實(shí)施例提供的光纖通道協(xié)議通用仿真測(cè)試卡的結(jié)構(gòu)示意圖。

圖2為本發(fā)明實(shí)施例提供的FPGA單元結(jié)構(gòu)示意圖。

圖3為本發(fā)明實(shí)施例提供的FPGA單元所包括的第一主邏輯模塊Port_0或者第二主邏輯模塊Port_1內(nèi)包含的子模塊示意圖。

圖4為本發(fā)明實(shí)施例提供的上行數(shù)據(jù)交互流程圖。

圖5為本發(fā)明實(shí)施例提供的下行數(shù)據(jù)交互流程圖。

圖6為本發(fā)明實(shí)施例提供的FPGA內(nèi)部數(shù)據(jù)流示意圖。

圖7為本發(fā)明實(shí)施例提供的ULP(Upper Level Protocol，高層協(xié)議)數(shù)據(jù)塊的分割與重組示意圖。

本申請(qǐng)目的的實(shí)現(xiàn)、功能特點(diǎn)及優(yōu)點(diǎn)將結(jié)合實(shí)施例，參照附圖做進(jìn)一步說(shuō)明。

具體實(shí)施方式

應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本申請(qǐng)，并不用于限定本申請(qǐng)。

現(xiàn)在將參考附圖描述實(shí)現(xiàn)本發(fā)明各個(gè)實(shí)施例的數(shù)據(jù)采集模塊。在后續(xù)的描述中，使用用于表示元件的諸如“模塊”、“部件”或“單元”的后綴僅為了有利于本申請(qǐng)的說(shuō)明，其本身并沒(méi)有特定的意義。因此，“模塊”與“部件”可以混合地使用。

實(shí)施例1

圖1為本發(fā)明實(shí)施例提供的光纖通道協(xié)議通用仿真測(cè)試卡結(jié)構(gòu)示意圖，如圖1所示，本實(shí)施例提供的光纖通道協(xié)議通用仿真測(cè)試卡，包括：

FPGA(Field－Programmable Gate Array，即現(xiàn)場(chǎng)可編程門(mén)陣列)單元，用于按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能；

光模塊接口單元SFP，用于收發(fā)鏈路光信號(hào)，并將接收到的光信號(hào)轉(zhuǎn)化為串行數(shù)字信號(hào)供FPGA單元處理，同時(shí)將來(lái)自FPGA單元的串行數(shù)字信號(hào)轉(zhuǎn)化為光信號(hào)發(fā)送至光纖鏈路；

邊沿連接器，一端連接測(cè)試卡所插入的宿主計(jì)算機(jī)背板的PCI-E(總線接口)插槽，另一端與FPGA單元的編碼模塊GTX接口連接，用于實(shí)現(xiàn)測(cè)試卡與測(cè)試卡所插入的宿主計(jì)算機(jī)之間的高速數(shù)據(jù)交換。

所述邊沿連接器為8通道PCI-E印制板邊沿連接接口。

SDRAM(Synchronous Dynamic Random Access Memory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，固定的板上外部存儲(chǔ)芯片，用于FPGA內(nèi)部位微處理器的指令與數(shù)據(jù)存儲(chǔ)；兩個(gè)通道。

配置電路，用于FPGA的上電加載配置，為非易失性閃存芯片；

閃存單元，用于FPGA內(nèi)PowerPC的上電加載配置，為非易失性閃存芯片，

時(shí)鐘單元：用于提供高精度有源時(shí)鐘，并搭配PLL(Phase Locked Loop，鎖相回路或鎖相環(huán))電路，生成供各個(gè)電路模塊使用的時(shí)鐘源。所述高精度有源時(shí)鐘為25MHz。

JTAG(Joint Test Action Group，聯(lián)合測(cè)試工作組)接口：3套JTAG接口。其中一套供FPGA下載配置專用，另外兩套用于PowerPC調(diào)試使用。

在本實(shí)施例中，所述纖通道協(xié)議通用仿真測(cè)試卡還包括：

DIMM(Dual-Inline-Memory-Modules，即雙列直插式存儲(chǔ)模塊)條式連接用插槽，用于FPGA的大容量外部數(shù)據(jù)存儲(chǔ)；

可自由擴(kuò)展內(nèi)存條容量，兩個(gè)通道。

在本實(shí)施例中，所述纖通道協(xié)議通用仿真測(cè)試卡還包括：

前面板LED：兩套彩色LED指示燈，提供直觀的雙通道光口工作狀態(tài)標(biāo)識(shí)。

在本實(shí)施例中，所述纖通道協(xié)議通用仿真測(cè)試卡還包括：

擴(kuò)展接口單元，用于自定義多用接口，包括IRIG-B(國(guó)際通用時(shí)間格式碼)信號(hào)、外部觸發(fā)輸入、觸發(fā)輸出信號(hào)，對(duì)內(nèi)與FPGA連接。

實(shí)施例2

參照?qǐng)D2所示，為本發(fā)明實(shí)施例提供的FPGA單元結(jié)構(gòu)示意圖。本發(fā)明實(shí)施例提供的FC通用仿真測(cè)試卡采用雙光口雙通道結(jié)構(gòu)設(shè)計(jì)。因此，F(xiàn)PGA單元內(nèi)部包含兩套主邏輯模塊，分別對(duì)應(yīng)于兩個(gè)通道，如圖2所示，兩套主邏輯模塊分別為第一主邏輯模塊Port_0和第二主邏輯模塊Port_1，這兩套主邏輯模塊內(nèi)部邏輯完全相同。除了以上兩個(gè)主邏輯模塊外，F(xiàn)PGA單元內(nèi)還包括路由模塊，以及PCI-E IP核模塊，用于實(shí)現(xiàn)板卡硬件與宿主計(jì)算機(jī)之間的通信；還包括與PCI-E核對(duì)應(yīng)的通道數(shù)據(jù)緩沖與仲裁邏輯模塊；還包括充當(dāng)FC通道編碼層的兩個(gè)GTX模塊(第一編碼模塊GTX_0、第二編碼模塊GTX_1)，用于實(shí)現(xiàn)板卡硬件對(duì)光纖傳輸介質(zhì)的電-光信號(hào)編碼與轉(zhuǎn)化，還包括擴(kuò)展模塊。

參照?qǐng)D2所示，以下詳細(xì)描述各個(gè)模塊的功能。

首先需要說(shuō)明的是，IP核例化是指將事先定義好的，能實(shí)現(xiàn)特定功能的FPGA代碼，以特定的流程添加到使用者的設(shè)計(jì)方案中，并實(shí)現(xiàn)該特定功能的過(guò)程。

所述第一編碼模塊GTX_0以及第二編碼模塊GTX_1，第一編碼模塊GTX_0模塊與第一光纖接口SFP_0和路由模塊直接接口，第二編碼模塊GTX_1模塊與第二光纖接口SFP_1和路由模塊直接接口，是FPGA內(nèi)部直接例化的IP核模塊，用于對(duì)外連接實(shí)施例1中所述的光模塊SFP接口單元，收發(fā)光信號(hào)，并實(shí)現(xiàn)光信號(hào)與串行數(shù)據(jù)信號(hào)之間的相互轉(zhuǎn)換。另外實(shí)現(xiàn)FC通道的FC-1編碼層功能，為主邏輯模塊提供32位(或40位)的并行數(shù)據(jù)的收發(fā)功能；

路由模塊，為FPGA兩個(gè)通道提供可變的對(duì)外數(shù)據(jù)流拓?fù)浣Y(jié)構(gòu)。根據(jù)上層軟件配置，可實(shí)現(xiàn)兩個(gè)通道并行、交叉、內(nèi)回環(huán)等類型的數(shù)據(jù)路由；

第一主邏輯模塊Port_0(或第二主邏輯模塊Port_1)：按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能，包括部分FC-2層協(xié)議、故障注入、鏈路數(shù)據(jù)緩沖與預(yù)處理等子模塊。同時(shí)，還包含對(duì)SDRAM、DDR2、Flash、JTAG、擴(kuò)展接口等FPGA外部設(shè)備的接口子模塊；

PCI-E IP核模塊，用于FGPA與上位機(jī)PCI-E總線連接的接口模塊，直接用IP核例化，使本發(fā)明實(shí)施例的測(cè)試卡可被上位機(jī)識(shí)別為一個(gè)PCI-E設(shè)備；

通道數(shù)據(jù)緩沖及仲裁邏輯模塊，用于調(diào)度第一主邏輯模塊Port_0與第二主邏輯模塊Port_1兩個(gè)邏輯模塊對(duì)PCI-E總線之間的數(shù)據(jù)流，解決多端口之間數(shù)據(jù)傳輸?shù)臎_突問(wèn)題；

擴(kuò)展模塊，用于預(yù)留給本發(fā)明實(shí)施例的通用仿真測(cè)試卡的擴(kuò)展功能模塊及接口。

實(shí)施例3

如上所述，第一主邏輯模塊Port_0與第二主邏輯模塊Port_1是FPGA功能實(shí)現(xiàn)的核心，所述模塊內(nèi)部包含了大量子模塊來(lái)實(shí)現(xiàn)不同的邏輯或接口。下面將參照?qǐng)D3所示，詳細(xì)描述一下第一主邏輯模塊Port_0或者第二主邏輯模塊Port_1內(nèi)包含的子模塊。

參展圖3所示，所述第一主邏輯模塊Port_0或者第二主邏輯模塊Port_1包含以下子模塊：接收緩沖區(qū)、發(fā)送緩沖區(qū)、發(fā)送隊(duì)列管理模塊、IRIG(國(guó)際通用時(shí)間格式碼)模塊、寄存器組、DMA(直接內(nèi)存存取)控制器、監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊、BB(緩沖對(duì)緩沖)信用緩沖區(qū)、EE(端對(duì)端)信用緩沖區(qū)、鏈路控制邏輯模塊、幀建立模塊、故障注入模塊、發(fā)送隊(duì)列管理模塊、發(fā)送緩沖區(qū)、PPC(PowerPC)中斷控制器、SDRAM(同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)控制器、DDR2(雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)控制器、通道數(shù)據(jù)緩沖區(qū)、Local Bus(本地自定義總線)、PLB管道突發(fā)式緩存，

接收緩沖區(qū)，用于接收來(lái)自路由模塊的數(shù)據(jù)流并緩存，然后分別提供給監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊、BB信用緩沖區(qū)、故障注入模塊，供監(jiān)控?cái)?shù)據(jù)通路、鏈路控制通路、故障注入通路使用；

發(fā)送緩沖區(qū)，用來(lái)緩存來(lái)自發(fā)送隊(duì)列管理模塊的數(shù)據(jù)流，對(duì)齊、整理并發(fā)送至路由模塊；

IRIG模塊：用于生成IRIG時(shí)標(biāo)，還用于實(shí)現(xiàn)收發(fā)與處理外部同步信號(hào)。在需要時(shí)，為監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊提供64bit的實(shí)時(shí)時(shí)標(biāo)。另外，還用于實(shí)現(xiàn)收發(fā)與處理外部同步信號(hào)，該信號(hào)通過(guò)擴(kuò)展接口的專用端口與外部相關(guān)設(shè)備通訊；

寄存器組，具有與PCI-E BAR(基址寄存器)空間映射地址的寄存器集合。其中包括各個(gè)子模塊的配置寄存器與狀態(tài)寄存器、用于條件觸發(fā)的簡(jiǎn)介觸發(fā)器Trigger寄存器組、組合Trigger序列寄存器組、故障注入策略寄存器組等。由上位機(jī)對(duì)各個(gè)寄存器或寄存器組進(jìn)行配置；

DMA(直接內(nèi)存存取)控制器，用于本地自定義總線Local Bus上各子模塊之間的數(shù)據(jù)流控制。具有突發(fā)訪問(wèn)模式和帶有優(yōu)先級(jí)的通道設(shè)置；

監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊，用于接收和緩沖鏈路數(shù)據(jù)，經(jīng)分類、壓縮以及對(duì)齊處理，添加時(shí)標(biāo)和附加信息之后，發(fā)送至DDR2內(nèi)或直接發(fā)送至通道數(shù)據(jù)緩沖區(qū)。該數(shù)據(jù)用于上位機(jī)實(shí)時(shí)監(jiān)控和通訊使用；

BB信用緩沖區(qū)，用于接收具有幀結(jié)構(gòu)的FC報(bào)文和鏈路響應(yīng)原語(yǔ)，進(jìn)行緩沖區(qū)對(duì)緩沖區(qū)流控判斷，并提示幀建立模塊生成適當(dāng)?shù)逆溌讽憫?yīng)原語(yǔ)；

EE信用緩沖區(qū)，用于接收具有幀結(jié)構(gòu)的FC報(bào)文，進(jìn)行端到端緩沖區(qū)流控判斷，并提示幀建立模塊生成適當(dāng)?shù)腇C響應(yīng)幀；

鏈路控制邏輯模塊，用于根據(jù)鏈路上接收到的用于協(xié)議層鏈路控制的原語(yǔ)序列及幀報(bào)文，執(zhí)行相應(yīng)的鏈路復(fù)位或控制協(xié)議，并提示幀建立模塊生成適當(dāng)?shù)腇C響應(yīng)原語(yǔ)序列或響應(yīng)幀；

幀建立模塊，根據(jù)BB信用緩沖區(qū)、EE信用緩沖區(qū)、鏈路控制邏輯模塊發(fā)送的組幀或組原語(yǔ)請(qǐng)求，并根據(jù)對(duì)應(yīng)狀態(tài)寄存器的內(nèi)容生成適當(dāng)?shù)腇C報(bào)文，然后按約定的順序發(fā)送至發(fā)送隊(duì)列管理模塊；

故障注入模塊，根據(jù)簡(jiǎn)介觸發(fā)器Trigger寄存器的匹配指示和故障注入策略寄存器的指示，對(duì)接收到的鏈路原始報(bào)文進(jìn)行實(shí)時(shí)故障注入行為，然后將修改后的報(bào)文發(fā)送至發(fā)送隊(duì)列管理模塊；

發(fā)送隊(duì)列管理模塊，用于接收和緩沖來(lái)自多個(gè)模塊的發(fā)送報(bào)文，并根據(jù)約定規(guī)則排序并發(fā)送至發(fā)送緩沖區(qū)，在故障注入模式下，還負(fù)責(zé)報(bào)文長(zhǎng)度匹配機(jī)制的管理；

發(fā)送緩沖區(qū)，接收并緩沖來(lái)自發(fā)送隊(duì)列管理模塊的報(bào)文，然后發(fā)送至路由模塊；

PowerPC，例化的FPGA內(nèi)部PowerPC 440的硬核；

PPC(PowerPC)中斷控制器，用于管理作用于PowerPC的中斷信號(hào)；

SDRAM(同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)控制器，用于提供訪問(wèn)FPGA單元外部SDRAM芯片的接口模塊；

DDR2控制器，用于提供訪問(wèn)FPGA外部DDR2SDRAM芯片的接口模塊；

通道數(shù)據(jù)緩沖區(qū)，用于管理和緩沖單個(gè)通道的主邏輯模塊對(duì)于PCI-E總線接口模塊的上行和下行數(shù)據(jù)流；

Local Bus，單個(gè)通道的主邏輯模塊內(nèi)部，用于連接多個(gè)子模塊的數(shù)據(jù)、地址以及控制信號(hào)的自定義內(nèi)部總線；

PLB(管道突發(fā)式緩存)，單個(gè)通道的主邏輯模塊內(nèi)部，用于連接PowerPC與其相關(guān)子模塊的內(nèi)部總線。

下面對(duì)FPGA單元所包括的各個(gè)子模塊功能進(jìn)行詳細(xì)描述。

1、第一編碼模塊GTX_0、第二編碼模塊GTX_1模塊

第一編碼模塊GTX_0與第二編碼模塊GTX_1模塊是兩個(gè)相同的功能模塊，由FPGA單元的GTX IP核例化得到。分別通過(guò)FPGA單元的專用高速I(mǎi)/O連接板卡上的第一光纖接口SFP_0與第二光纖接口SFP_1。其主要功能是：

1)實(shí)現(xiàn)本發(fā)明實(shí)施例FC通用仿真測(cè)試卡板卡內(nèi)部數(shù)據(jù)與光纖網(wǎng)絡(luò)之間的數(shù)據(jù)傳輸；

2)實(shí)現(xiàn)與板卡上的光纖接口SFP輸入/輸出的串行數(shù)據(jù)流(1bit)至GTX模塊內(nèi)部的并行數(shù)據(jù)流(10bit)的相互轉(zhuǎn)換；

3)實(shí)現(xiàn)至FPGA單元內(nèi)部數(shù)據(jù)的8B/10B編/解碼轉(zhuǎn)換，并為FPGA單元內(nèi)部相關(guān)模塊提供對(duì)齊的32bit或40bit數(shù)據(jù)以及相關(guān)控制、狀態(tài)信號(hào)，或者接收來(lái)自FPGA內(nèi)部相關(guān)模塊的32bit或40bit數(shù)據(jù)以及相關(guān)控制、狀態(tài)信號(hào)；

4)接收通路邏輯根據(jù)接收到的串行數(shù)據(jù)流，使用恢復(fù)發(fā)送時(shí)鐘，并以此時(shí)鐘對(duì)接收數(shù)據(jù)進(jìn)行可靠采樣；

5)提供符合FC-1層規(guī)范的信號(hào)丟失、位同步、字同步狀態(tài)判斷機(jī)制，并為FPGA單元內(nèi)部相關(guān)模塊提供上述狀態(tài)信號(hào)。

6)光纖接口SFP線路狀態(tài)需要可查詢。

第一編碼模塊GTX_0模塊分別與第一光纖接口SFP_0和路由模塊直接接口，第二編碼模塊GTX_1模塊分別與第二光纖接口SFP_1和路由模塊直接接口。

在一種實(shí)施方式中，第一編碼模塊GTX_0模塊與第二編碼模塊GTX_1模塊部分功能使能與配置需要上位機(jī)來(lái)管理，通過(guò)專用寄存器總線直接對(duì)其專用寄存器進(jìn)行配置。為了實(shí)現(xiàn)該功能，第一編碼模塊GTX_0與第二編碼模塊GTX_1模塊接口處需要掛載寄存器譯碼模塊。

2、路由模塊

路由模塊為自定義邏輯模塊，其目的是提供一種第一編碼模塊GTX_0、第二編碼模塊GTX_1信號(hào)至第一主邏輯模塊Port_0、第二主邏輯模塊Port_1之間的整體數(shù)據(jù)與控制信號(hào)的靈活路由機(jī)制?？梢栽谟脩舨蛔儎?dòng)兩個(gè)外部SFP光纖接口上光纖連線的情況下，方便的根據(jù)仿真測(cè)試卡的功能選擇來(lái)實(shí)現(xiàn)所需的端口數(shù)據(jù)流向。其功能主要是實(shí)現(xiàn)如下五種線路路由：

1)平行式線路路由：第一編碼模塊GTX_0發(fā)送信號(hào)組(內(nèi))與第一主邏輯模塊Port_0接收信號(hào)組相連，

第一編碼模塊GTX_0接收信號(hào)組(內(nèi))與第一主邏輯模塊Port_0發(fā)送信號(hào)組相連，

第二編碼模塊GTX_1發(fā)送信號(hào)組(內(nèi))與第二主邏輯模塊Port_1接收信號(hào)組相連，

第二編碼模塊GTX_1接收信號(hào)組(內(nèi))與第二主邏輯模塊Port_1發(fā)送信號(hào)組相連；

2)交叉式線路路由第一編碼模塊：第一編碼模塊GTX_0發(fā)送信號(hào)組(內(nèi))與第一主邏輯模塊Port_0接收信號(hào)組相連，

第一編碼模塊GTX_0接收信號(hào)組(內(nèi))與第二主邏輯模塊Port_1發(fā)送信號(hào)組相連，

第二編碼模塊GTX_1發(fā)送信號(hào)組(內(nèi))與第二主邏輯模塊Port_1接收信號(hào)組相連，

第二編碼模塊GTX_1接收信號(hào)組(內(nèi))與第一主邏輯模塊Port_0發(fā)送信號(hào)組相連；

3)平行旁路式線路路由：第一編碼模塊GTX_0發(fā)送信號(hào)組(內(nèi))與第一主邏輯模塊Port_0接收信號(hào)組相連，

第一編碼模塊GTX_0接收信號(hào)組(內(nèi))與第一編碼模塊GTX_0發(fā)送信號(hào)組相連，

第二編碼模塊GTX_1發(fā)送信號(hào)組(內(nèi))與第二主邏輯模塊Port_1接收信號(hào)組相連，

第二編碼模塊GTX_1接收信號(hào)組(內(nèi))與第二編碼模塊GTX_1發(fā)送信號(hào)組相連；

4)雙工旁路式線路路由：第一編碼模塊GTX_0發(fā)送信號(hào)組(內(nèi))與第一主邏輯模塊Port_0接收信號(hào)組相連，

第一編碼模塊GTX_0接收信號(hào)組(內(nèi))與第一編碼模塊GTX_0發(fā)送信號(hào)組相連，

第一編碼模塊GTX_0接收信號(hào)組(內(nèi))與第二主邏輯模塊Port_1接收信號(hào)組相連；

5)內(nèi)回環(huán)式線路路由：第一主邏輯模塊Port_0發(fā)送信號(hào)組與第一主邏輯模塊Port_0接收信號(hào)組相連，

第二主邏輯模塊Port_1發(fā)送信號(hào)組與第二主邏輯模塊Port_1接收信號(hào)組相連。

路由模塊一般認(rèn)為只需要多路選擇器結(jié)構(gòu)，并不需要數(shù)據(jù)緩沖結(jié)構(gòu)。

路由模塊向外方向同時(shí)與第一編碼模塊GTX_0、第二編碼模塊GTX_1直接接口，向內(nèi)方向與第一主邏輯模塊Port_0、第二主邏輯模塊Port_1直接接口。

路由模塊的路由模式選擇需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

3、監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊

監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其接收來(lái)自路由模塊向內(nèi)方向的發(fā)送信號(hào)組信號(hào)，以及IRIG-B模塊的時(shí)標(biāo)信號(hào)，以此兩路信號(hào)進(jìn)行處理整合成約定格式的上行數(shù)據(jù)格式，然后發(fā)送給DMA邏輯模塊。其主要功能包括：

1)緩沖FC原始鏈路報(bào)文，報(bào)文以32bit或40bit對(duì)齊(解碼或非解碼格式)；

2)壓縮幀間隙的連續(xù)同名原語(yǔ)或原語(yǔ)序列；

3)確定幀邊界，并對(duì)幀內(nèi)容進(jìn)行32位CRC檢查；

4)按照幀或原語(yǔ)包的格式分類整合原始鏈路報(bào)文；

5)按約定格式為分類報(bào)文包添加標(biāo)記與時(shí)標(biāo)；

6)將整合后的報(bào)文或經(jīng)時(shí)鐘域轉(zhuǎn)換后發(fā)送至DMA邏輯模塊或發(fā)送至對(duì)應(yīng)DDR2。(直接發(fā)送至DMA邏輯模塊的方式比較有效率，但要根據(jù)實(shí)際需要的緩沖區(qū)大小來(lái)決定)

監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊向外方向與路由模塊直接接口，向內(nèi)方向與DMA邏輯模塊(或DDR2讀寫(xiě)模塊)與IRIG-B模塊直接接口。與EE信用緩沖模塊直接接口。

監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

4、條件觸發(fā)模塊

條件觸發(fā)模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1子模塊之一。其目的是將原始鏈路報(bào)文與事先配置好的匹配報(bào)文進(jìn)行比對(duì)，如果相同則輸出約定的觸發(fā)信號(hào)。除了報(bào)文匹配方式，還應(yīng)具有時(shí)間匹配、觸發(fā)次數(shù)匹配、組合條件匹配的高級(jí)附加功能。觸發(fā)信號(hào)可做為報(bào)文捕獲開(kāi)關(guān)條件、報(bào)文捕獲條件、故障注入條件使用。此外，還應(yīng)可以將觸發(fā)信號(hào)輸出至另一通道或外部板卡使用，同樣，也要支持另一通道或外部板卡的觸發(fā)信號(hào)輸入。其主要功能包括：

1)以偏移量和掩碼為基準(zhǔn)的報(bào)文匹配功能。對(duì)于原語(yǔ)，偏移量始終為零。對(duì)于幀，偏移量以SOF為起始地址。掩碼可定位32bit或40bit的每一位；(偏移量以廣義幀為標(biāo)準(zhǔn))

2)可以將計(jì)時(shí)器設(shè)為單獨(dú)的觸發(fā)條件，或者基于(1)的組合觸發(fā)條件；

3)可以基于(1)與計(jì)數(shù)器作為組合觸發(fā)條件；

4)可以將由編碼模塊GTX模塊、FC-2控制邏輯模塊提供的FC-1層、FC-2層錯(cuò)誤信號(hào)作為觸發(fā)條件；

5)可以將另一通道條件觸發(fā)輸入和外部板卡條件輸入作為本地觸發(fā)條件之一；

6)基于(1)(2)(3)(4)(5)的多條件復(fù)合順序觸發(fā)機(jī)制；

7)基于(1)(2)(3)(4)(6)的條件觸發(fā)信號(hào)輸出，該信號(hào)可用于本通道、另一通道以及外部板卡。

條件觸發(fā)模塊向外方向與路由模塊直接接口，向內(nèi)方向與故障注入模塊、FC-2控制邏輯模塊直接接口，另外有指向另一通道的條件觸發(fā)模塊和擴(kuò)展接口的外部觸發(fā)條件輸入輸出信號(hào)。

條件觸發(fā)模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。此外，還具有用作觸發(fā)條件的匹配寄存器組、用于復(fù)合觸發(fā)條件的匹配寄存器序列組等。

5、IRIG-B模塊

IRIG-B模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的是產(chǎn)生精確時(shí)標(biāo)并提供給監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊使用。該時(shí)標(biāo)由本地計(jì)時(shí)器產(chǎn)生，同時(shí)，該模塊應(yīng)支持來(lái)自外部板卡的時(shí)標(biāo)同步信號(hào)，或向外部板卡輸出時(shí)標(biāo)同步信號(hào)。其主要功能包括：

1)提供兩組32bit計(jì)數(shù)時(shí)標(biāo)，高32bit計(jì)數(shù)器應(yīng)包括D、H、M、S，低32bit計(jì)數(shù)器應(yīng)包括m、u、n。分辨率不應(yīng)低于1ns；(64bit連續(xù)計(jì)數(shù)器)

2)時(shí)標(biāo)用于監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊，且數(shù)據(jù)包類型為原語(yǔ)時(shí)，時(shí)標(biāo)標(biāo)注的應(yīng)是同名連續(xù)原語(yǔ)的首個(gè)原語(yǔ)位置；數(shù)據(jù)包類型為幀時(shí)，時(shí)標(biāo)標(biāo)注的應(yīng)是該幀的SOF位置；

3)時(shí)標(biāo)用于過(guò)濾模塊時(shí)，時(shí)標(biāo)對(duì)每個(gè)符合過(guò)濾條件的報(bào)文都應(yīng)該添加時(shí)標(biāo)；

4)外部時(shí)標(biāo)同步信號(hào)，對(duì)于高32bit計(jì)數(shù)器，按約定編碼格式修改該計(jì)數(shù)器的內(nèi)容。對(duì)于低32bit計(jì)數(shù)器，直至使用復(fù)位信號(hào)復(fù)位。此外，同步信號(hào)需要按照約定算法計(jì)算線路間的延時(shí)并消除之；

5)該模塊應(yīng)具備向外部板卡的IRIG-B模塊輸出(4)所述同步信號(hào)的功能。

IRIG-B模塊與監(jiān)控?cái)?shù)據(jù)預(yù)處理模塊直接接口，與另一通道的IRIG-B模塊有直接接口，與外部擴(kuò)展接口有直接接口。

IRIG-B模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

6、BB信用緩沖模塊

BB信用緩沖模塊屬于第一主邏輯模塊Port_或第二主邏輯模塊Port_1的子模塊之一。其目的是用于緩沖鏈路報(bào)文，并對(duì)接收到的FC傳輸幀，進(jìn)行FC-2協(xié)議層緩沖區(qū)對(duì)緩沖區(qū)級(jí)數(shù)據(jù)流控制。其主要功能包括：

1)接收并緩沖原始鏈路報(bào)文，并根據(jù)支持的服務(wù)類配置不相關(guān)的獨(dú)立緩沖區(qū)，同時(shí)緩沖區(qū)個(gè)數(shù)與大小由上位機(jī)配置；

2)檢查FC傳輸幀中的約定位置，認(rèn)定其在BB信用方面的有效性(服務(wù)類型、幀定界符等)；

3)如果一個(gè)FC傳輸幀在(2)中判定為有效幀，則將該幀存入對(duì)應(yīng)緩沖區(qū)并立即通知EE緩沖區(qū)模塊接收該幀，以及通知FC-2控制邏輯模塊準(zhǔn)備發(fā)送適當(dāng)?shù)捻憫?yīng)幀或原語(yǔ)；

4)如果一個(gè)FC傳輸幀在(2)中判定為無(wú)效幀，則丟棄該幀并只通知FC-2控制邏輯模塊準(zhǔn)備發(fā)送適當(dāng)?shù)捻憫?yīng)幀；

5)對(duì)于FC原語(yǔ)，該模塊不做任何處理。

BB信用緩沖模塊向外方向與路由模塊直接接口(數(shù)據(jù)信號(hào)相關(guān))，向內(nèi)方向與EE信用緩沖模塊直接連接(數(shù)據(jù)信號(hào)相關(guān))，與FC-2控制邏輯模塊直接接口(標(biāo)志信號(hào)相關(guān))。

BB信用緩沖模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

7、EE信用緩沖模塊

EE信用緩沖模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的是用于緩沖鏈路報(bào)文，并對(duì)自BB信用緩沖模塊接收到的FC數(shù)據(jù)幀，進(jìn)行FC-2協(xié)議層端對(duì)端級(jí)數(shù)據(jù)流控制。其主要功能包括：

1)接收并緩沖BB信用緩沖模塊發(fā)送的報(bào)文，并根據(jù)所支持的最大并發(fā)序列數(shù)預(yù)留FC數(shù)據(jù)幀緩沖區(qū)，該緩沖區(qū)個(gè)數(shù)與大小由上位機(jī)配置；

2)檢查FC數(shù)據(jù)幀中的約定位置，認(rèn)定其在EE信用方面的有效性(內(nèi)容有效性、CRC檢查等)；

3)如果一個(gè)FC數(shù)據(jù)幀在(2)中判定為有效幀，則將該幀存入對(duì)應(yīng)緩沖區(qū)并組包，以及通知FC-2控制邏輯模塊準(zhǔn)備發(fā)送適當(dāng)?shù)捻憫?yīng)幀；

4)如果一個(gè)FC數(shù)據(jù)幀在(2)中判定為無(wú)效幀，則丟棄該幀并通知FC-2控制邏輯模塊，由FC-2控制邏輯模塊決定對(duì)該幀所屬同名緩沖區(qū)內(nèi)的所有數(shù)據(jù)幀的處理方式，并隨后生成適當(dāng)?shù)捻憫?yīng)幀；

5)對(duì)于FC原語(yǔ)和FC鏈路響應(yīng)幀，該模塊不做任何處理。

EE信用緩沖模塊向外方向與BB緩沖模塊直接接口(數(shù)據(jù)信號(hào)相關(guān))，與FC-2(鏈路控制邏輯模塊)直接接口(標(biāo)志信號(hào)相關(guān))。

EE信用緩沖模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

8、FC-2(鏈路控制邏輯模塊)

FC-2控制邏輯模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的是實(shí)現(xiàn)FC-2協(xié)議層大部分的數(shù)據(jù)流控制、自動(dòng)應(yīng)答、錯(cuò)誤判斷與恢復(fù)功能，同時(shí)也為上層(FC-3、FC-4以及FC-4以上層)協(xié)議提供可選的附加功能接口。此外，該模塊還是幀建立模塊的多種響應(yīng)幀生成的指示標(biāo)識(shí)產(chǎn)生源。其主要功能包括：

1)根據(jù)接收到的鏈路復(fù)位類原語(yǔ)序列(來(lái)自EE信用緩沖模塊)、或根據(jù)接收到的編碼模塊GTX模塊的約定標(biāo)識(shí)，產(chǎn)生鏈路復(fù)位邏輯；

2)根據(jù)接收到的仲裁環(huán)類原語(yǔ)或原語(yǔ)序列，產(chǎn)生仲裁環(huán)鏈路仲裁邏輯；

3)可產(chǎn)生登陸和登出邏輯，判斷端口拓?fù)浣Y(jié)構(gòu)，并維護(hù)登陸結(jié)果與參數(shù)；

4)根據(jù)接收到的響應(yīng)幀或原語(yǔ)，統(tǒng)計(jì)通信發(fā)送方BB或EE信用值，并以此做出適當(dāng)?shù)臄?shù)據(jù)流控制響應(yīng)或動(dòng)作；

5)對(duì)接收到的基礎(chǔ)鏈路服務(wù)幀或擴(kuò)展鏈路服務(wù)幀，根據(jù)內(nèi)部寄存器的參數(shù)做出正確的響應(yīng)或動(dòng)作(每一種鏈路服務(wù)幀的響應(yīng)動(dòng)作，可能為不相關(guān)的獨(dú)立邏輯)；

6)根據(jù)(1)(2)(3)(4)(5)的情況，指示幀建立模塊生成對(duì)應(yīng)的幀或原語(yǔ)以及原語(yǔ)序列并發(fā)送；

7)可讀寫(xiě)多個(gè)FC協(xié)議相關(guān)的內(nèi)部模塊的專用寄存器，例如BB信用緩沖模塊、EE信用緩沖模塊、編碼模塊GTX模塊、幀建立模塊等。

FC-2控制邏輯模塊與EE信用緩沖模塊有直接接口，信號(hào)多為原語(yǔ)、原語(yǔ)序列、鏈路控制幀、鏈路服務(wù)幀等，也包含標(biāo)志位或寄存器讀寫(xiě)接口；與BB信用緩沖模塊、編碼模塊GTX模塊(通過(guò)路由模塊接口)有直接接口，信號(hào)多為標(biāo)志位或寄存器讀寫(xiě)接口；與幀建立模塊有直接接口，其中包括標(biāo)志位或寄存器讀寫(xiě)接口，以及發(fā)送內(nèi)容隊(duì)列，一般認(rèn)為是一種FIFO(先入先出)結(jié)構(gòu)；與上位機(jī)或上層協(xié)議有直接接口，一般認(rèn)為是通過(guò)專用寄存器的讀寫(xiě)來(lái)實(shí)現(xiàn)。

FC-2控制邏輯模塊的專用寄存器數(shù)量比較多，多用于各類參數(shù)的配置與維護(hù)，各類供上位機(jī)查詢的狀態(tài)寄存器等。

9、幀建立模塊

幀建立模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的一是根據(jù)FC-2控制邏輯模塊的指示，生成適當(dāng)?shù)捻憫?yīng)幀或原語(yǔ)以及原語(yǔ)序列，并通過(guò)發(fā)送隊(duì)列模塊發(fā)送；另一個(gè)是接收來(lái)自上位機(jī)的指示，讀取來(lái)自DDR2內(nèi)的報(bào)文內(nèi)容，并根據(jù)參數(shù)配置要求，控制幀間隙結(jié)構(gòu)、CRC字段等的生成，并通過(guò)發(fā)送隊(duì)列模塊發(fā)送。其主要功能包括：

1)根據(jù)FC-2控制邏輯模塊的指示，生成(2)～(6)類型的響應(yīng)幀、原語(yǔ)或原語(yǔ)序列；

2)生成用于鏈路復(fù)位協(xié)議控制的原語(yǔ)或原語(yǔ)序列；

3)生成用于仲裁環(huán)鏈路仲裁的原語(yǔ)或原語(yǔ)序列；

4)生成用于FC-3公用服務(wù)的原語(yǔ)或原語(yǔ)序列或鏈路服務(wù)幀；

5)生成鏈路控制幀的響應(yīng)幀或原語(yǔ)；

6)生成鏈路服務(wù)幀的響應(yīng)幀；

7)根據(jù)上位機(jī)請(qǐng)求與配置，發(fā)送對(duì)應(yīng)的鏈路控制幀或鏈路服務(wù)幀；

8)為來(lái)自上位機(jī)的下行通訊報(bào)文自動(dòng)添加幀間隙結(jié)構(gòu)或CRC字段；

9)為來(lái)自上位機(jī)的下行仿真報(bào)文自動(dòng)添加幀間隙結(jié)構(gòu)或CRC字段；

10)將(1)～(9)產(chǎn)生的報(bào)文發(fā)送到發(fā)送隊(duì)列管理模塊。

幀建立模塊與鏈路控制邏輯模塊FC-2直接接口，為寄存器讀寫(xiě)接口以及發(fā)送指示隊(duì)列FIFO接口；與DDR2讀寫(xiě)模塊直接接口，用于讀取DDR2內(nèi)的報(bào)文內(nèi)容；與發(fā)送隊(duì)列管理模塊直接接口，用于發(fā)送準(zhǔn)備好的幀、原語(yǔ)或原語(yǔ)序列；一般認(rèn)為與上位機(jī)的直接接口通過(guò)專用寄存器的讀寫(xiě)來(lái)實(shí)現(xiàn)。

幀建立模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

10、發(fā)送隊(duì)列管理模塊

發(fā)送隊(duì)列管理模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的是緩沖、管理并發(fā)送來(lái)自多個(gè)模塊的發(fā)送報(bào)文；另外應(yīng)管理優(yōu)先級(jí)發(fā)送通道以及周期發(fā)送通道。其主要功能包括：

1)接收來(lái)自幀建立模塊的發(fā)送報(bào)文并緩沖；

2)接收來(lái)自故障注入模塊的發(fā)送報(bào)文并緩沖；

3)預(yù)取來(lái)自DDR2的周期報(bào)文并緩沖，一般認(rèn)為該報(bào)文經(jīng)由幀建立模塊轉(zhuǎn)發(fā)；

4)對(duì)來(lái)自(1)(2)(3)的報(bào)文按默認(rèn)優(yōu)先級(jí)或標(biāo)識(shí)優(yōu)先級(jí)進(jìn)行排序后發(fā)送(一般認(rèn)為部分類型不同的報(bào)文不會(huì)同時(shí)出現(xiàn))；

5)應(yīng)具備應(yīng)對(duì)故障注入報(bào)文可能出現(xiàn)的刪除或添加IDLE(空閑信號(hào))原語(yǔ)的請(qǐng)求。

發(fā)送隊(duì)列管理模塊與幀建立模塊直接接口，數(shù)據(jù)類型為直接32bit或40bit對(duì)齊FC格式報(bào)文；與故障注入模塊直接接口，數(shù)據(jù)類型為直接32bit或40bit對(duì)齊FC格式報(bào)文。

發(fā)送隊(duì)列管理模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

11、故障注入模塊

故障注入模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的是對(duì)接收到的原始鏈路報(bào)文根據(jù)事先約定的目標(biāo)和策略進(jìn)行修改、替換、插入、刪除等多種類型的故障注入行為。其主要功能包括：

1)根據(jù)條件觸發(fā)模塊的事件觸發(fā)來(lái)確定故障注入目標(biāo)；

2)根據(jù)故障注入策略寄存器的配置對(duì)對(duì)應(yīng)故障注入對(duì)象執(zhí)行故障注入行為；

3)故障注入策略與條件觸發(fā)策略類似，都是以偏移量和掩碼為基準(zhǔn)的定位方式；

4)修改類型故障注入，是指對(duì)目標(biāo)報(bào)文的指定位置數(shù)據(jù)位進(jìn)行修改，不改變對(duì)象的長(zhǎng)度；

5)替換類型故障注入，是指刪除目標(biāo)報(bào)文，并在對(duì)象原本的隊(duì)列位置處插入新的報(bào)文。完成后有可能增加或縮短原有報(bào)文隊(duì)列的長(zhǎng)度，需要發(fā)送隊(duì)列管理模塊進(jìn)行干預(yù)；

6)插入類型故障注入，是指在目標(biāo)報(bào)文的尾部添加新的約定報(bào)文，目標(biāo)報(bào)文本身不受影響。完成后會(huì)增加原有報(bào)文隊(duì)列的長(zhǎng)度，需要發(fā)送隊(duì)列管理模塊進(jìn)行干預(yù)；

7)刪除類型故障注入，是指將目標(biāo)報(bào)文直接從報(bào)文隊(duì)列中刪除。完成后會(huì)縮短原有報(bào)文隊(duì)列長(zhǎng)度，需要發(fā)送隊(duì)列管理模塊進(jìn)行干預(yù)；

8)應(yīng)對(duì)(4)(5)(6)(7)具有計(jì)劃執(zhí)行次數(shù)和實(shí)際執(zhí)行次數(shù)以及未命中次數(shù)的管理功能。

故障注入模塊與條件觸發(fā)模塊直接接口，用于接收事件觸發(fā)信號(hào)；與路由模塊直接接口，用于接收原始鏈路報(bào)文；與發(fā)送隊(duì)列管理模塊直接接口，用于發(fā)送執(zhí)行故障注入后的報(bào)文隊(duì)列，并發(fā)送報(bào)文隊(duì)列長(zhǎng)度干預(yù)請(qǐng)求。

發(fā)送隊(duì)列管理模塊需要上位機(jī)通過(guò)專用寄存器總線對(duì)其專用配置寄存器進(jìn)行配置管理，以及故障注入策略寄存器組進(jìn)行配置管理，同時(shí)也需要專用狀態(tài)寄存器供上位機(jī)查詢。

12、DDR2控制器IP模塊

DDR2控制器IP模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其由DDR2控制器IP直接例化得到，其目的是提供對(duì)FPGA單元外的DDR2 SDRAM的直接訪問(wèn)接口。其主要功能包括：

1)提供對(duì)DDR2 SDRAM的訪問(wèn)接口；

2)與DDR2讀寫(xiě)模塊配合，提供本發(fā)明實(shí)施例仿真測(cè)試卡板卡與上位機(jī)間大部分?jǐn)?shù)據(jù)的大容量緩存功能。

DDR2控制器IP模塊向外方向直接與外部DDR2 SDRAM直接接口；向內(nèi)方向與DDR2讀寫(xiě)模塊直接接口。

DDR2控制器IP模塊需要上位機(jī)通過(guò)專用接口進(jìn)行配置管理。

13、DDR2讀寫(xiě)模塊

DDR2讀寫(xiě)模塊屬于第一主邏輯模塊Port_0或第二主邏輯模塊Port_1的子模塊之一。其目的是提供一個(gè)自定義的多數(shù)據(jù)通路分時(shí)訪問(wèn)DDR2 SDRAM的仲裁邏輯。其主要功能包括：

1)協(xié)調(diào)多路上下行數(shù)據(jù)流之間分時(shí)訪問(wèn)DDR2 SDRAM。

DDR2讀寫(xiě)模塊向外方向與DDR2控制器IP模塊直接接口；向內(nèi)方向與幀建立模塊以及DMA邏輯模塊直接接口。

該模塊不需要專用寄存器用于配置或狀態(tài)查詢。

參照?qǐng)D4所示，本發(fā)明實(shí)施例提供的上行數(shù)據(jù)交互流程圖，圖中示出了FPGA單元與上位機(jī)的通訊流程。本發(fā)明實(shí)施例的通用仿真測(cè)試卡是作為一個(gè)PCI-E設(shè)備，通過(guò)PCI-E總線來(lái)與上位機(jī)通訊的。FPGA單元內(nèi)兩個(gè)端口通道第一主邏輯模塊Port_0與第二主邏輯模塊Port_1的數(shù)據(jù)流，從邏輯上講是不相關(guān)的，但通訊方式是完全相同的。兩個(gè)端口通道的數(shù)據(jù)通過(guò)模塊的分時(shí)復(fù)用邏輯，共同使用PCI-E總線資源與上位機(jī)通訊。

FPGA單元與上位機(jī)的上行數(shù)據(jù)交互：

FPGA單元通過(guò)PCI-E總線與上位機(jī)的上行數(shù)據(jù)交互如下所述：

1)上電后上位機(jī)驅(qū)動(dòng)申請(qǐng)Mem(內(nèi)存)空間，并建立與之對(duì)應(yīng)的地址表(上行下行均有)；

2)上位機(jī)驅(qū)動(dòng)以BAR(寄存器映射訪問(wèn))方式向FPGA單元分別寫(xiě)入上行地址表與下行地址表的物理地址和長(zhǎng)度；

3)上位機(jī)驅(qū)動(dòng)以BAR方式通知FPGA單元地址表生效；

4)FPGA單元以DMA(直接存儲(chǔ)器訪問(wèn))方式讀取512B的地址表(一個(gè)地址表單位結(jié)構(gòu)為64bit，其中32bit表示實(shí)際Mem物理地址，另外32bit包含OwnerBit、虛擬地址等信息。因此512B的地址表實(shí)際只包含64個(gè)Mem地址入口)；

5)FPGA單元以DMA方式按地址表的Mem地址入口，如果一個(gè)Mem地址的OwnerBit為1，則向該Mem地址入口寫(xiě)入數(shù)據(jù)(寫(xiě)入的數(shù)據(jù)為512B的整數(shù)倍，不完整的部分使用填充，有效數(shù)據(jù)長(zhǎng)度由數(shù)據(jù)內(nèi)部幀頭指示)。如果一個(gè)Mem地址的OwnerBit為0，F(xiàn)PGA單元?jiǎng)t會(huì)向上位機(jī)發(fā)中斷，表示已無(wú)可用Mem資源，直到上位機(jī)執(zhí)行步驟3，下發(fā)Mem資源可用通知；

6)FPGA以DMA方式更新地址表，主要是修改已使用的Mem地址的地址表的OwnerBit等信息。此次DMA寫(xiě)為非定長(zhǎng)；

7)FPGA向上位機(jī)發(fā)中斷，表示一次上行數(shù)據(jù)訪問(wèn)完成；

8)上位機(jī)驅(qū)動(dòng)以中斷為信號(hào)，對(duì)更新過(guò)的地址表中OwnerBit為0的Mem地址空間進(jìn)行讀操作，讀取數(shù)據(jù)并更新相應(yīng)地址的OwnerBit，置1以釋放空間；

9)FPGA會(huì)有地址指針指向上一次DMA結(jié)束后的下一個(gè)Mem地址入口，如果繼續(xù)有上傳數(shù)據(jù)需求，且上一次申請(qǐng)的64個(gè)地址入口沒(méi)有用完，則重復(fù)步驟5～8。如果64個(gè)地址入口用完且仍有數(shù)據(jù)要傳輸，F(xiàn)PGA會(huì)優(yōu)先執(zhí)行步驟4，然后執(zhí)行步驟5～8。

參照?qǐng)D5所示，為本發(fā)明實(shí)施例提供的下行數(shù)據(jù)交互流程圖。圖中示出了FPGA單元與上位機(jī)的下行數(shù)據(jù)交互過(guò)程。

FPGA單元通過(guò)PCI-E總線與上位機(jī)的下行數(shù)據(jù)交互可總結(jié)為：

1)上電后上位機(jī)驅(qū)動(dòng)申請(qǐng)Mem空間，并建立與之對(duì)應(yīng)的地址表(上行下行均有)；

2)上位機(jī)驅(qū)動(dòng)以BAR方式向FPGA單元分別寫(xiě)入上行地址表與下行地址表的物理地址和長(zhǎng)度；

3)上位機(jī)按地址表順序向?qū)?yīng)Mem空間寫(xiě)數(shù)據(jù)；

4)上位機(jī)置地址表對(duì)應(yīng)的OwnerBit為0；

5)上位機(jī)驅(qū)動(dòng)以BAR方式，通知FPGA單元有下行數(shù)據(jù)；

6)FPGA單元以DMA方式，讀取512B的地址表；

7)FPGA單元根據(jù)地址表中OwnerBit為0的地址做定長(zhǎng)DMA，讀取對(duì)應(yīng)Mem空間的數(shù)據(jù)；

8)FPGA單元以DMA方式，更新地址表，置上次所讀取Mem空間地址的OwnerBit為1。此DMA為非定長(zhǎng)；

9)上位機(jī)如果遇到要使用的下一個(gè)地址入口OwnerBit為0的情況(即FPGA單元很長(zhǎng)時(shí)間都沒(méi)有把Mem的數(shù)據(jù)取走)，則會(huì)暫時(shí)停止寫(xiě)數(shù)據(jù)并等待，一定時(shí)間后再次查詢地址入口的OwnerBit情況。直到OwnerBit為1,然后重復(fù)步驟3～8，或者超時(shí)報(bào)錯(cuò)。

參照?qǐng)D6所示，為本發(fā)明實(shí)施例提供的FPGA內(nèi)部數(shù)據(jù)流示意圖。

參照?qǐng)D7所示，為本發(fā)明實(shí)施例提供的ULP數(shù)據(jù)塊的分割與重組示意圖。

FC-2層通訊協(xié)議中規(guī)定，F(xiàn)C-2層與ULP(Upper Level Protocol，高層協(xié)議，是FC協(xié)議中定義的一種協(xié)議層次)之間傳輸塊的最小單位為“序列”。所謂“序列”就是指具有相同的Sequence I D(序列標(biāo)識(shí))的一個(gè)幀或多個(gè)幀的集合，一個(gè)包含n個(gè)幀的序列，會(huì)為每個(gè)幀按發(fā)送順序，分配0～n-1的Sequence Counter(序列號(hào))值。Sequence ID和Sequence Counter的值都會(huì)在每個(gè)幀的幀頭對(duì)應(yīng)位中體現(xiàn)。

在ULP向光口發(fā)送數(shù)據(jù)的過(guò)程中，ULP通過(guò)PCIE總線，將要發(fā)送的數(shù)據(jù)塊和發(fā)送參數(shù)(服務(wù)類、傳輸策略、錯(cuò)誤處理策略等)發(fā)送給FC-2層。FC-2層邏輯根據(jù)以上信息，將數(shù)據(jù)塊按順序拆分成大小合適的分段(一個(gè)或多個(gè))，然后將這些數(shù)據(jù)分段封裝到FC幀的數(shù)據(jù)域中，并附加適當(dāng)?shù)腟OF、EOF、幀頭以及CRC(循環(huán)冗余校驗(yàn))。這樣就完成了一個(gè)數(shù)據(jù)塊分解并組幀的過(guò)程。

同樣，F(xiàn)C-2層邏輯經(jīng)由光口接收到一個(gè)完整序列，會(huì)根據(jù)該序列中每個(gè)幀Sequence Counter，按順序提取數(shù)據(jù)域內(nèi)的內(nèi)容并組裝起來(lái)。這樣就完成了一個(gè)幀解析并重組數(shù)據(jù)塊的過(guò)程。之后會(huì)在適當(dāng)?shù)臅r(shí)機(jī)將該數(shù)據(jù)塊經(jīng)由PCIE總線上傳至上位機(jī)。

在本發(fā)明實(shí)施例中，F(xiàn)C通用仿真測(cè)試卡產(chǎn)品功能與性能指標(biāo)如下所述：

1)雙光口通道，全雙工通訊；

2)光口通訊速率支持1.0625Gbps或2.125Gbps，可配置；

3)支持點(diǎn)到點(diǎn)和交換拓?fù)浣Y(jié)構(gòu)；

4)滿足FC-PI協(xié)議要求；

5)支持1、2、3類服務(wù)，支持自動(dòng)BB信用控制；

6)支持FC-AE-ASM協(xié)議；

7)支持多種工作模式與線路拓?fù)淠Ｊ降慕M合設(shè)置，可形成平行仿真、旁路監(jiān)控、中繼監(jiān)控等組合模式；

8)支持工作全局信息的統(tǒng)計(jì)與實(shí)時(shí)顯示，包括各個(gè)光口的接收幀總數(shù)、發(fā)送幀總數(shù)、錯(cuò)誤幀總數(shù)、實(shí)時(shí)帶寬等；

9)支持多頁(yè)面實(shí)時(shí)監(jiān)控，支持多組、多類型的監(jiān)控顯示過(guò)濾設(shè)置；

10)支持實(shí)時(shí)協(xié)議解析，用戶選中的數(shù)據(jù)條目會(huì)在協(xié)議解析頁(yè)面顯示數(shù)據(jù)內(nèi)容與幀頭各區(qū)域的詳解；

11)支持多組、多類型的接收觸發(fā)條件設(shè)置，包括數(shù)據(jù)內(nèi)容匹配、定時(shí)、定量等觸發(fā)類型；

12)提供簡(jiǎn)捷的文本編輯腳本語(yǔ)言，支持用戶編寫(xiě)發(fā)送數(shù)據(jù)，發(fā)送數(shù)據(jù)包括原語(yǔ)類型與幀類型，并提供多組、多類型預(yù)配置發(fā)送通道；

13)用戶可以通過(guò)界面設(shè)置即時(shí)發(fā)送，或通過(guò)觸發(fā)條件與預(yù)配置發(fā)送通道的組合設(shè)置按條件自動(dòng)發(fā)送；

14)支持用戶設(shè)置復(fù)雜狀態(tài)機(jī)，實(shí)現(xiàn)多種觸發(fā)條件的組合發(fā)送或自動(dòng)循環(huán)發(fā)送體系；

15)支持接收數(shù)據(jù)存儲(chǔ)，用戶可指定數(shù)據(jù)存儲(chǔ)位置與存儲(chǔ)文件大小，連續(xù)存儲(chǔ)時(shí)超過(guò)文件最大容量將會(huì)自動(dòng)新建文件繼續(xù)存儲(chǔ)；

16)支持多組、多類型存儲(chǔ)過(guò)濾條件設(shè)置，用戶可以設(shè)置只存儲(chǔ)關(guān)鍵數(shù)據(jù)以提高存儲(chǔ)效率；

17)支持存儲(chǔ)數(shù)據(jù)回放，支持連續(xù)存儲(chǔ)文件的關(guān)聯(lián)回放；

18)支持專用的FC-AE-ASM協(xié)議存儲(chǔ)數(shù)據(jù)回放解析，為用戶提供FC-AE-ASM協(xié)議的ULP層協(xié)議解析形式；

19)存儲(chǔ)回放同樣支持多組、多類型的顯示過(guò)濾條件設(shè)置；

20)支持二次開(kāi)發(fā)接口，以上功能用戶均可以通過(guò)API接口實(shí)現(xiàn)，并擴(kuò)展使用。

21)支持Windows32位系統(tǒng)；

22)PCIe x8接口，符合PCIe 1.0接口協(xié)議規(guī)范。

本發(fā)明實(shí)施例基于FPGA單元構(gòu)造了光纖通道協(xié)議通用仿真測(cè)試卡，并且設(shè)置了所述FPGA單元的結(jié)構(gòu)以及FPGA單元主邏輯模塊的子模塊結(jié)構(gòu)，可以按照預(yù)設(shè)的應(yīng)用需求實(shí)現(xiàn)控制邏輯功能，從而可以與上位機(jī)配合實(shí)現(xiàn)本發(fā)明實(shí)施例的仿真測(cè)試功能，可以滿足用戶的多種需求。

需要說(shuō)明的是，在本文中，術(shù)語(yǔ)“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過(guò)程、方法、物品或者裝置不僅包括那些要素，而且還包括沒(méi)有明確列出的其他要素，或者是還包括為這種過(guò)程、方法、物品或者裝置所固有的要素。在沒(méi)有更多限制的情況下，由語(yǔ)句“包括一個(gè)……”限定的要素，并不排除在包括該要素的過(guò)程、方法、物品或者裝置中還存在另外的相同要素。

上述本發(fā)明實(shí)施例序號(hào)僅僅為了描述，不代表實(shí)施例的優(yōu)劣。

通過(guò)以上的實(shí)施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到上述實(shí)施例中的方法可借助軟件加必需的通用硬件平臺(tái)的方式來(lái)實(shí)現(xiàn)，當(dāng)然也可以通過(guò)硬件，但很多情況下前者是更佳的實(shí)施方式。基于這樣的理解，本發(fā)明的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來(lái)，該計(jì)算機(jī)軟件產(chǎn)品存儲(chǔ)在一個(gè)存儲(chǔ)介質(zhì)(如ROM/RAM、磁碟、光盤(pán))中，包括若干指令用以使得一臺(tái)終端設(shè)備執(zhí)行本發(fā)明實(shí)施例中包括的方法或者流程。

以上僅為本發(fā)明的優(yōu)選實(shí)施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。