本發(fā)明屬于密碼電路實(shí)現(xiàn)技術(shù)領(lǐng)域，特別是涉及一種基于數(shù)據(jù)冗余實(shí)時(shí)檢錯(cuò)機(jī)制的全展開結(jié)構(gòu)AES加/解密電路。

背景技術(shù)：
AES（AdvancedEncryptionStandard，高級(jí)加密標(biāo)準(zhǔn)）是由美國國家標(biāo)準(zhǔn)與技術(shù)研究院2001年制定的新一代分組對(duì)稱密碼算法，用于取代原來的DES（DataEncryptionStandard，數(shù)據(jù)加密標(biāo)準(zhǔn)）。AES密碼算法的數(shù)據(jù)分組長度為128比特，密鑰長度有128，192和256比特三種。AES規(guī)定，根據(jù)這三種不同的密鑰長度，加密過程分別需要進(jìn)行10，12和14輪輪變換運(yùn)算，每一個(gè)輪變換運(yùn)算又包括字節(jié)替換，行移位，列混合和密鑰加四個(gè)子運(yùn)算，除了最后一輪。為了消除對(duì)稱性，最后一輪輪變換不包含列混合運(yùn)算，并且在第一輪輪變換運(yùn)算之前加上一次密鑰加運(yùn)算。AES解密過程為加密過程的逆過程，因此也分別需要進(jìn)行10，12和14輪輪變換運(yùn)算，且每一輪輪變換包括逆字節(jié)替換，逆行移位，逆列混合和逆密鑰加四個(gè)子運(yùn)算，除了第一輪。第一輪輪變換不包括逆列混合運(yùn)算，在最后一輪運(yùn)算結(jié)束后還需要加上一次逆密鑰加運(yùn)算。根據(jù)不同的應(yīng)用需求，AES采用不同的實(shí)現(xiàn)架構(gòu)。參見圖1，AES加/解密電路實(shí)現(xiàn)架構(gòu)一般可分為兩種：循環(huán)展開結(jié)構(gòu)和全展開結(jié)構(gòu)。循環(huán)展開結(jié)構(gòu)中使用了Nk（1≤Nk≤Nr,Nr=10/12/14）個(gè)輪變換單元（包括獨(dú)立的密鑰加運(yùn)算），與全展開結(jié)構(gòu)相比，循環(huán)展開結(jié)構(gòu)需要更小的電路面積，特別是當(dāng)Nk=1時(shí)（Nk=1時(shí)又稱為全循環(huán)結(jié)構(gòu)），循環(huán)展開結(jié)構(gòu)具有最小的電路面積。但循環(huán)展開結(jié)構(gòu)需要迭代?Nr/Nk?次才能得到最終結(jié)果，因此數(shù)據(jù)處理速度比較低。循環(huán)展開結(jié)構(gòu)用于要求電路面積小、數(shù)據(jù)速率不高的場(chǎng)合，如無線傳感網(wǎng)，RFID等。循環(huán)展開結(jié)構(gòu)還可以根據(jù)具體應(yīng)用需求對(duì)電路面積和速度的進(jìn)行折衷。全展開結(jié)構(gòu)使用了Nr+1個(gè)輪變換電路單元，電路面積大，但數(shù)據(jù)不需要反饋，數(shù)據(jù)處理速度高。全展開結(jié)構(gòu)還可以通過增加流水線級(jí)數(shù)的方式來加快數(shù)據(jù)處理速度。全展開結(jié)構(gòu)適用于高速數(shù)據(jù)實(shí)時(shí)處理場(chǎng)合，如實(shí)時(shí)視頻信號(hào)傳輸?shù)?。錯(cuò)誤注入攻擊是一類針對(duì)密碼系統(tǒng)旁路攻擊方式，攻擊者通過電磁、激光等手段向密碼硬件電路中注入錯(cuò)誤，使密碼設(shè)備產(chǎn)生錯(cuò)誤消息，因而使解密方得不到正確的信息認(rèn)證而拒絕服務(wù)，更進(jìn)一步，攻擊者可以通過差分錯(cuò)誤分析得到系統(tǒng)密鑰。另外一些極端條件應(yīng)用環(huán)境，如高空環(huán)境、深海環(huán)境，對(duì)設(shè)備要求可靠性較高。針對(duì)錯(cuò)誤注入攻擊，以及一些極端條件應(yīng)用環(huán)境對(duì)設(shè)備高可靠性的要求，傳統(tǒng)的解決方案主要采用結(jié)構(gòu)冗余檢錯(cuò)機(jī)制，即將采用多個(gè)相同功能的電路，同時(shí)對(duì)同一組數(shù)據(jù)進(jìn)行處理，并將結(jié)果數(shù)據(jù)進(jìn)行比較。一個(gè)簡單的結(jié)構(gòu)冗余檢錯(cuò)機(jī)制的電路原理框圖如圖2所示，電路1和電路2具有相同的運(yùn)算功能，電路1和電路2對(duì)數(shù)據(jù)A同時(shí)進(jìn)行處理，比較器對(duì)電路1和電路2的輸出結(jié)果進(jìn)行比較，如果電路1和電路2的輸出結(jié)果相同，則電路工作正常，如果電路1和電路2的輸出結(jié)果不同，則電路工作發(fā)生異常。結(jié)構(gòu)冗余檢錯(cuò)機(jī)制需要增加大量冗余電路來實(shí)現(xiàn)檢錯(cuò)功能。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明針對(duì)

背景技術(shù)：
中結(jié)構(gòu)冗余檢錯(cuò)機(jī)制需要增加大量冗余電路來實(shí)現(xiàn)檢錯(cuò)功能的技術(shù)問題，提出了一種基于數(shù)據(jù)冗余實(shí)時(shí)檢錯(cuò)機(jī)制的全展開結(jié)構(gòu)AES加/解密電路，用于抵御錯(cuò)誤注入攻擊和提高AES密碼電路可靠性。本發(fā)明為解決上述技術(shù)問題，采用的技術(shù)方案如下：一種基于數(shù)據(jù)冗余實(shí)時(shí)檢錯(cuò)機(jī)制的全展開結(jié)構(gòu)AES加/解密電路，包括AES加/解密單元和檢測(cè)單元，以及數(shù)據(jù)輸入端口、檢測(cè)輸出端口和數(shù)據(jù)輸出端口；所述AES加/解密單元由Nr+2個(gè)輪變換單元和一個(gè)二選一選擇器構(gòu)成，其中Nr為AES標(biāo)準(zhǔn)所規(guī)定的輪變換運(yùn)算數(shù)量；所述數(shù)據(jù)輸入端口分別與選擇器的一個(gè)輸入端、第一輪變換單元的輸入端相連接，第一輪變換單元的輸出端與選擇器的另一個(gè)輸入端相連接，選擇器的輸出端與第二輪變換單元的輸入端相連接；第i輪變換單元的輸入端與第i?1輪變換單元的輸出端相連接，第i輪變換單元的輸出端與第i+1輪變換單元的輸入端相連接，其中3≤i≤Nr+1；第Nr+2輪變換單元的輸出端與數(shù)據(jù)輸出端口相連接；所有輪變換單元的輸出端都與檢測(cè)單元相連接；AES加/解密單元在數(shù)據(jù)處理過程中采用數(shù)據(jù)冗余處理技術(shù)，各個(gè)輪變換單元之間采用流水線數(shù)據(jù)處理方式，由相鄰的兩級(jí)輪變換單元對(duì)每組數(shù)據(jù)進(jìn)行兩次相同的運(yùn)算，檢測(cè)單元中的比較器對(duì)兩次運(yùn)算結(jié)果進(jìn)行比較，如果運(yùn)算結(jié)果相同，則AES加/解密單元工作正常，如果不相同，則AES加/解密單元發(fā)生錯(cuò)誤；所述AES加/解密單元每兩個(gè)時(shí)鐘周期輸入一組數(shù)據(jù)，檢測(cè)單元在每個(gè)時(shí)鐘周期對(duì)每組數(shù)據(jù)的處理結(jié)果進(jìn)行檢測(cè)，檢測(cè)結(jié)果通過檢測(cè)輸出端口輸出。進(jìn)一步的，本發(fā)明的AES加/解密電路：所述檢測(cè)單元由Nr+1個(gè)比較器構(gòu)成，其中，第j比較器的一個(gè)輸入端與第j輪變換單元的輸出端相連接，第j比較器的另一個(gè)輸入端與j+1輪變換單元的輸出端相連接，1≤j≤Nr+1；所有比較器的輸出端都與檢測(cè)輸出端口相連接，用于將檢測(cè)結(jié)果通過檢測(cè)輸出端口輸出。進(jìn)一步的，本發(fā)明的AES加/解密電路：所述第一輪變換單元用于實(shí)現(xiàn)密鑰加運(yùn)算功能；第二輪變換單元為可重構(gòu)輪變換單元，用于實(shí)現(xiàn)密鑰加運(yùn)算功能和輪變換運(yùn)算功能；第k輪變換單元用于實(shí)現(xiàn)輪變換運(yùn)算功能，其中3≤k≤Nr；第Nr+1輪變換單元為可重構(gòu)輪變換單元，用于實(shí)現(xiàn)輪變換運(yùn)算功能和末輪輪變換運(yùn)算功能；第Nr+2輪變換單元用于實(shí)現(xiàn)末輪輪變換運(yùn)算功能。進(jìn)一步的，本發(fā)明的AES加/解密電路：所述...